Title:
Voltage regulation circuit for suppressing the "latch-up" effect
Kind Code:
A1
Abstract:

The voltage regulator has a series bipolar transistor (2) to adjust the voltage output. The base voltage of the transistor is controlled by a resistor (5) and Zener diode (6) connected across the unregulated potential source, with the base connected to the junction between the resistor and the Zener diode. In addition, a voltage detector circuit (11) is connected across the regulated output and is also connected to the base of the transistor. The voltage detector causes the transistor to switch to the blocking state when latch up occurs. Filter capacitors (3,9) are fitted across the unregulated and the regulated supplies.



Inventors:
Ponzetta, Antonio Martino (CH)
Application Number:
EP19970107722
Publication Date:
11/18/1998
Filing Date:
05/12/1997
Assignee:
Microelectronic, Marin EM. SA. (CH)
International Classes:
H01L23/62; G05F1/00; G05F1/10; G05F1/56; G05F1/575; H02J1/00; H03K17/60; (IPC1-7): G05F1/00; G05F1/575
European Classes:
G05F1/575
View Patent Images:
Foreign References:
GB2298939A1996-09-18
52126161993-05-18Voltage regulation and latch-up protection circuits
Other References:
PREDIGER R ET AL: "BIPOLARE KONSTANTSTROMQUELLE QUERSTROM NACH BEDARF BEGRENZBAR" ELEKTRONIK, vol. 42, no. 21, 19 octobre 1993, page 132/133 XP000402798
ANTHONY S.CHAMBERS: "Programmable D.C Power Supplies" INDUSTRIAL ELECTRONICS, vol. 6, no. 12, décembre 1968, pages 480-483, XP002044484
Claims:
1. Circuit de r¢egulation de tension (1) pour fournir une tension r¢egul¢ee ayant un niveau pr¢ed¢etermin¢e, et destin¢e £a supprimer un ph¢enom£ene "latch-up" susceptible de perturber ladite tension, ce circuit comportant une borne d'entr¢ee (I) et une borne de sortie (O) de laquelle est fournie la tension r¢egul¢ee (Vreg), ce circuit comprenant un transistor (2) bipolaire comportant une borne de collecteur (C) connect¢ee £a ladite borne d'entr¢ee (I), une borne de base (B), et une borne d'¢emetteur (E) connect¢ee £a ladite borne de sortie (O); une r¢esistance (5) connect¢ee entre la borne de collecteur (C) et la borne de base (B) dudit transistor (2); et des moyens de fourniture de tension (6) pour fournir une tension sensiblement constante sur la borne de base dudit transistor (2), ces moyens (6) ¢etant connect¢es entre la borne de base dudit transistor (2) et la masse de sorte que la tension sensiblement constante de laquelle est soustraite la tension entre les bornes de base et d'¢emetteur dudit transistor (2) est ¢egale audit niveau pr¢ed¢etermin¢e de la tension r¢egul¢ee; ; caract¢eris¢e en ce qu'il comprend en outre des moyens de d¢etection de tension (11) comportant une borne d'entr¢ee connect¢ee £a ladite borne de sortie (O), une borne de masse connect¢ee £a la masse, et une borne de sortie connect¢ee £a ladite borne de base (B) dudit transistor (2), ces moyens (11) ¢etant agenc¢es pour recevoir en entr¢ee la tension r¢egul¢ee (Vreg) et pour fournir en sortie une tension de commande audit transistor (2) pour commander sa commutation entre un ¢etat conducteur et un ¢etat bloqu¢e, de sorte que le transistor (2) est dans l'¢etat bloqu¢e quand une perturbation am£ene ladite tension r¢egul¢ee £a chuter en-dessous d'un premier niveau de tension pr¢ed¢etermin¢e, niveau en-dessous duquel un ph¢enom£ene latch-up" est d¢efini responsable de cette perturbation, la commutation dudit transistor (2) £a l'¢etat bloqu¢e amenant ladite tension r¢egul¢ee vers le potentiel de masse, et que le transistor (2) est dans l'¢etat conducteur, quand ladite tension r¢egul¢ee est sensiblement ¢egale au niveau pr¢ed¢etermin¢e, c'est-£a-dire sup¢erieure au premier niveau de tension, ou quand elle est inf¢erieure £a un second niveau de tension pr¢ed¢etermin¢e, niveau en-dessous duquel le ph¢enom£ene "latch-up" est supprime.

2. Circuit de r¢egulation de tension (1) selon la revendication 1, caract¢eris¢e en que les moyens de d¢etection de tension (11) comprennent : des moyens de fourniture de tension de r¢ef¢erence (20) destin¢es £a fournir une tension de r¢ef¢erence £a partir de la tension r¢egul¢ee, ces moyens comportant une borne d'entr¢ee connect¢ee £a la borne d'entr¢ee desdits moyens de d¢etection de tension (11), une borne de masse connect¢ee £a la borne de masse desdits moyens de d¢etection de tension (11), et une borne de sortie de laquelle est fournie la tension de r¢ef¢erence susceptible d'¥etre sensiblement ¢egale £a des premier et second seuils de tension, en fonction de la valeur de la tension r¢egul¢ee, ces premier et second seuils correspondant auxdits premier et second niveaux de tension pr¢ed¢etermin¢es, respectivement; un diviseur de tension (21) pour fournir des premi£ere et seconde tensions r¢egul¢ees corrig¢ees en fonction de ladite tension r¢egul¢ee, ce diviseur comportant une borne d'entr¢ee connect¢ee £a la borne d'entr¢ee desdits moyens de d¢etection de tension (11), une borne de masse connect¢ee £a la borne de masse desdits moyens de d¢etection de tension (11), et des premi£ere et seconde bornes de sortie desquelles sont fournies les premi£ere et seconde tensions r¢egul¢ees corrig¢ees, respectivement; un premier comparateur de tension (23) destin¢e £a comparer la premi£ere tension r¢egul¢ee corrig¢ee au premier seuil de la tension de r¢ef¢erence, ce comparateur (23) comportant une premi£ere borne d'entr¢ee connect¢ee £a la borne de sortie des moyens de fourniture de tension de r¢ef¢erence (20), une seconde borne d'entr¢ee connect¢ee £a la premi£ere borne de sortie dudit diviseur de tension (21), et une borne de sortie; ce comparateur (23) ¢etant agenc¢e de sorte qu'il commute quand la premi£ere tension r¢egul¢ee corrig¢ee devient inf¢erieure audit premier seuil de la tension de r¢ef¢erence; un second comparateur de tension (22) destin¢e £a comparer la seconde tension r¢egul¢ee corrig¢ee au second seuil de la tension de r¢ef¢erence, ce comparateur (22) comportant une premi£ere borne d'entr¢ee connect¢ee £a la borne de sortie des moyens de fourniture de tension de r¢ef¢erence (20), une seconde borne d'entr¢ee connect¢ee £a la seconde borne de sortie dudit diviseur de tension (21), et une borne de sortie; ce comparateur (22) ¢etant agenc¢e de sorte qu'il commute quand la seconde tension r¢egul¢ee corrig¢ee devient inf¢erieure audit second seuil de la tension de r¢ef¢erence; des moyens de commande (24) pour commander la commutation dudit transistor (2) £a l'¢etat bloqu¢e ou £a l'¢etat conducteur, ces moyens (24) comprenant des premi£ere et seconde bornes d'entr¢ee connect¢ees aux bornes de sortie des premier et second comparateurs de tension (23, 22), respectivement, et une borne de sortie connect¢ee £a ladite borne de sortie des moyens de d¢etection de tension (11), ces moyens de commande (24) ¢etant agenc¢es de sorte qu'ils fournissent en sortie un niveau logique de tension ("0L") suffisamment bas pour entra¥iner ledit transistor (2) dans l'¢etat bloqu¢e, quand ils re©coivent en entr¢ee un signal de commutation du premier comparateur de tension (23), et un niveau logique de tension ("1L") suffisamment ¢elev¢e pour entra¥iner ledit transistor (2) dans l'¢etat conducteur, quand ils re©coivent en entr¢ee un signal de commutation du second comparateur de tension (22).

3. Circuit de d¢etection et de r¢egulation de tension (1) selon la revendication 2, caract¢eris¢e en ce que ledit diviseur de tension (21) comprend en outre trois r¢esistances (25, 26, 27) connect¢ees en s¢erie, de sorte qu'elles r¢ealisent un pont r¢esistif fournissant en sortie les premi£ere et seconde tensions r¢egul¢ees corrig¢ees.

4. Circuit de d¢etection et de r¢egulation de tension (1) selon la revendication 1, caract¢eris¢e en ce que les moyens de fourniture de tension (6) sont constitu¢es d'une diode Zener.

5. Circuit de r¢egulation de tension (1) selon l'une quelconque des revendications pr¢ec¢edentes, caract¢eris¢e en ce qu'il comprend en outre un premier condensateur (3) connect¢e entre ladite borne d'entr¢ee (I) dudit circuit (1) et la masse, ce condensateur ¢etant agenc¢e en tant que condensateur de d¢eparasitage.

6. Circuit de r¢egulation de tension (1) selon l'une quelconque des revendications pr¢ec¢edentes, caract¢eris¢e en ce qu'il comprend en outre un second condensateur (9) connect¢e entre ladite borne de sortie (O) dudit circuit (1) et la masse, ce condensateur ¢etant agenc¢e en tant que condensateur de d¢eparasitage et de lissage.

Description:

La pr¢esente invention concerne un circuit de r¢egulation de tension destin¢ee £a r¢eguler une tension perturb¢ee par un ph¢enom£ene dit "latch-up".

On d¢esigne commun¢ement par ph¢enom£ene "latch-up" tout ph¢enom£ene se produisant dans un circuit int¢egr¢e suite £a des perturbations externes telles que la fourniture d'une tension, d'un courant ou d'un rayonnement.

Il existe de nombreux dispositifs pour d¢etecter le ph¢enom£ene "latch-up" dans un substrat et, en particulier, des dispositifs analysant un courant susceptible d'¥etre perturb¢e par ledit ph¢enom£ene.

A titre illustratif, la demande de brevet japonais publi¢ee sous le No 5 326 825 au nom de FUNAI ELECTRIC CO LTD d¢ecrit un tel dispositif repr¢esent¢e en figure 1. Ce dispositif comprend un circuit int¢egr¢e IC1 £a une premi£ere borne duquel est fournie une tension d'alimentation Vdd, par l'interm¢ediaire d'un transistor T1 bipolaire, et £a la seconde borne duquel est connect¢e un circuit r¢esonant constitu¢e d'une r¢esistance R3 et d'un condensateur C3. Un circuit int¢egr¢e IC2 de d¢etection comprend une borne de masse, une premi£ere borne sur laquelle est fournie la tension d'alimentation Vdd, et une seconde borne connect¢ee audit circuit r¢esonnant ainsi qu'£a la borne de base d'un transistor T2 bipolaire par une r¢esistance R2. La borne de base du transistor T1 est connect¢ee £a la borne de collecteur du transistor T2 par une r¢esistance R1, et la borne d'¢emetteur du transistor T2 est mise £a la masse.

Dans le dispositif d¢ecrit ci-dessus en relation avec la figure 1, s'il se produit un ph¢enom£ene "latch-up", une chute notable de la tension d'alimentation Vdd est d¢etect¢ee par le circuit int¢egr¢e IC2. Dans ce cas, les transistors T1 et T2 sont bloqu¢es, et la tension alimentant le circuit int¢egr¢e IC1 est interrompue, ce qui initialise ce circuit. Par suite, le circuit int¢egr¢e IC1 fonctionne £a nouveau normalement.

Toutefois, ces dispositifs ont des structures complexes, et n¢ecessitent un grand nombre de composants ¢electroniques pour r¢ealiser les fonctions de d¢etection et de r¢egulation.

Un objet de la pr¢esente invention est de pr¢evoir un circuit de r¢egulation de tension destin¢e £a supprimer un ph¢enom£ene "latch-up" inopportun.

Un autre objet de la pr¢esente invention est de pr¢evoir un tel circuit r¢epondant aux crit£eres de co¥ut et de simplicit¢e.

Ces objets, ainsi que d'autres, sont atteints par le circuit de r¢egulation de tension selon la revendication 1.

En effet, suite £a de nombreuses exp¢erimentations, la demanderesse de la pr¢esente invention a constat¢e qu'une des solutions les plus efficaces pour supprimer un ph¢enom£ene "latch-up" dans un circuit int¢egr¢e consiste £a amener au potentiel de masse le niveau de la tension d'alimentation du circuit int¢egr¢e perturb¢e par ledit ph¢enom£ene, pendant une dur¢ee suffisante pour que ce circuit chute en-dessous d'un certain seuil de tension.

A cet effet, le circuit de r¢egulation de tension selon la pr¢esente invention comprend des moyens de d¢etection de tension qui, suite £a une perturbation de type "latch-up", am£enent au potentiel de masse la tension r¢egul¢ee, ce qui a pour effet de supprimer cette perturbation.

Un avantage de la pr¢esente invention est de fournir un tel circuit de r¢egulation de tension ayant une structure peu complexe, ce qui le rend bon march¢e.

Un autre avantage de la pr¢esente invention est de fournir un tel circuit comprenant des moyens de comparaison de tension £a l'entr¢ee desquels est fournie la tension r¢egul¢ee, ces moyens ¢etant agenc¢es de mani£ere £a d¢efinir deux seuils de tension susceptibles d'¥etre pr¢ed¢etermin¢es pour r¢epondre aux exigences de l'utilisateur.

Ces objets, caract¢eristiques et avantages, ainsi que d'autres, de la pr¢esente invention appara¥itront plus clairement £a la lecture de la description d¢etaill¢ee d'un mode de r¢ealisation pr¢ef¢er¢e de l'invention, donn¢e £a titre d'exemple uniquement, en relation avec les figures jointes, parmi lesquelles : la figure 1 d¢ej£a cit¢ee repr¢esente un circuit de r¢egulation de tension destin¢e £a supprimer un ph¢enom£ene "latch-up", selon l'art ant¢erieur; la figure 2 repr¢esente un mode de r¢ealisation pr¢ef¢er¢e d'un circuit de r¢egulation de tension selon la pr¢esente invention; la figure 3 repr¢esente de fa©con d¢etaill¢ee le mode de r¢ealisation pr¢ef¢er¢e des moyens de d¢etection du circuit de la figure 2; la figure 4 repr¢esente la relation entre trois tensions pr¢esentes dans le circuit de r¢egulation de tension selon le mode de r¢ealisation pr¢ef¢er¢e de la pr¢esente invention;

et les figures 5A et 5B repr¢esentent les chronogrammes de la tension r¢egul¢ee et du signal fourni par le circuit de r¢egulation de tension selon le mode de r¢ealisation pr¢ef¢er¢e de la pr¢esente invention.

La figure 2 repr¢esente un mode de r¢ealisation pr¢ef¢er¢e d'un circuit 1 selon la pr¢esente invention.

Le circuit 1 comprend une borne d'entr¢ee I et une borne de sortie O de laquelle une tension r¢egul¢ee Vreg doit ¥etre fournie, la tension Vreg ¢etant fournie de mani£ere £a ¥etre sensiblement ¢egale £a un niveau de tension Vo. Le circuit 1 comprend en outre un transistor bipolaire 2, deux condensateurs 3 et 9, une r¢esistance 5, une diode Zener 6, et des moyens de d¢etection de tension 11.

Le transistor bipolaire 2 comprend typiquement une borne de collecteur C, une borne d'¢emetteur E et une borne de base B, les bornes C et E ¢etant connect¢ees respectivement aux bornes I et O. La r¢esistance 5 est connect¢ee entre la borne B et la borne C du transistor 2.

La diode Zener 6 est agenc¢ee de sorte qu'elle fournit une tension ayant une valeur choisie de mani£ere £a former le niveau de tension Vo sur la borne de sortie O.

Les condensateurs 3 et 9 sont connect¢es entre la borne d'entr¢ee I et la masse, et entre la borne de sortie O et la masse, respectivement. L'homme de l'art notera que le condensateur 3 est classiquement utilis¢e en tant que condensateur de d¢eparasitage, et que le condensateur 9 est classiquement utilis¢e en tant que condensateur de lissage et/ou de d¢eparasitage. Le condensateur 3 n'est utilis¢e qu'£a titre de perfectionnement dans la pr¢esente invention, et ne pr¢esente donc pas de caract£ere limitatif pour la pr¢esente invention.

Les moyens 11 comprennent une borne d'entr¢ee connect¢ee £a la borne O, de fa©con £a recevoir en entr¢ee la tension Vreg, une borne de masse, et une borne de sortie connect¢ee £a la borne B, de fa©con £a fournir en sortie une tension de commande Vres pour commander le transistor 2. Les moyens 11 sont agenc¢es de sorte qu'ils d¢etectent si la tension Vreg est perturb¢ee par un ph¢enom£ene "latch-up" et, le cas ¢ech¢eant, commandent une initialisation de cette tension £a son niveau de tension initial Vo, comme cela est expliqu¢e de fa©con plus d¢etaill¢ee ci-apr£es.

La figure 3 repr¢esente de fa©con d¢etaill¢ee le mode de r¢ealisation pr¢ef¢er¢e des moyens 11, selon la pr¢esente invention.

Les moyens 11 comprennent des moyens de fourniture de tension de r¢ef¢erence 20 pour fournir une tension de r¢ef¢erence Vref £a partir de la tension Vreg, un diviseur de tension 21 destin¢e £a fournir deux tensions r¢egul¢ees corrig¢ees Vreg' et Vreg'' £a partir de la tension r¢egul¢ee Vreg, deux comparateurs de tension 23 et 22 pour comparer la tension Vref aux tensions Vreg' et Vreg'', respectivement, et des moyens de commande 24 pour fournir, le cas ¢ech¢eant, la tension Vres susceptible de commander le transistor 2, et de r¢eguler la tension Vreg.

Les moyens 20 comprennent une borne d'entr¢ee connect¢ee £a la borne d'entr¢ee des moyens 11 (c'est-£a-dire £a la borne O), de sorte que les moyens 20 re©coivent en entr¢ee la tension Vreg, une borne de masse connect¢ee £a la masse, et une borne de sortie connect¢ee aux comparateurs 22 et 23, de sorte que les moyens 20 fournissent en sortie la tension Vref. Les moyens 20 sont connus dans la technique, voir par exemple les articles "CMOS Analog Integrated Circuits Based on Weak Inversion Operation", de E. Vittoz et al, IEEE Journal of Solid States Circuits, vol. SC-12, No. 3, Juin 1977, et "CMOS Voltage References Using Lateral Bipolar Transistors", de M. Degrauwe et al, IEEE Journal of Solid States Circuits, vol. SC-20, No 6, d¢ecembre 1985.

On rappelle bri£evement le fonctionnement de moyens en se r¢ef¢erant £a la figure 4. La figure 4 repr¢esente une courbe 31 correspondant £a la relation entre la tension Vref et la tension Vreg. Dans cet exemple, les moyens 20 sont agenc¢es de sorte que, pour une valeur de la tension d'entr¢ee Vreg sup¢erieure £a 1,5 V, la tension de sortie Vref est sensiblement ¢egale £a un seuil de tension Vr' de l'ordre de 1,2 V, et qu'il existe un palier de tension sur lequel la tension Vref est sensiblement ¢egale £a un seuil de tension Vr'', pour de faibles valeurs de la tension Vreg.

On d¢efinit un premier niveau de tension A'Vr' comme le niveau de tension au-dessous duquel un ph¢enom£ene "latch-up" est suppos¢e se produire. Autrement dit, quand la tension Vreg chute notablement, un ph¢enom£ene "latch-up" est suppos¢e responsable de cette chute, d£es que la tension Vreg devient inf¢erieure £a A'Vr'. On d¢efinit ¢egalement un second niveau de tension A''Vr'' comme le niveau de tension au-dessous duquel un ph¢enom£ene "latch-up" est supprim¢e. Autrement dit, lors d'une chute de la tension Vreg, comme cela est le cas quand il se produit un ph¢enom£ene "latch-up", cette perturbation est supprim¢ee, d£es que la tension Vreg devient inf¢erieure £a A''Vr''. Les niveaux de tension A'Vr' et A''Vr'' sont des valeurs pr¢ed¢etermin¢ees selon des sp¢ecificit¢es propres aux exigences de l'utilisateur.

Dans le mode de r¢ealisation pr¢ef¢er¢e repr¢esent¢e en figure 3, le diviseur de tension 21 est form¢e par un pont r¢esistif constitu¢e de trois r¢esistances 25, 26 et 27 mont¢ees en s¢erie entre la borne de sortie O et la masse. Le point de raccordement entre les deux r¢esistances 26 et 27 est connect¢e £a une premi£ere entr¢ee du comparateur 23, de fa©con £a fournir en entr¢ee la tension Vreg'. Cette tension est, par d¢efinition, proportionnelle £a la tension Vreg, le rapport de proportionnalit¢e, r¢ef¢erenc¢e par A', ¢etant pr¢ed¢etermin¢e et d¢ependant des valeurs des r¢esistances 27, 26 et 25. A titre illustratif, la figure 4 repr¢esente une courbe 32 correspondant £a la relation entre la tension Vreg' et la tension Vreg. Le point de raccordement entre les deux r¢esistances 25 et 26 est connect¢e £a une premi£ere entr¢ee du comparateur 22, de fa©con £a fournir en entr¢ee la tension Vreg''.

Cette tension est, par d¢efinition, proportionnelle £a la tension Vreg, le rapport de proportionnalit¢e, r¢ef¢erenc¢e par A'', ¢etant pr¢ed¢etermin¢e et d¢ependant des valeurs des r¢esistances 25, 26 et 27. A titre illustratif, la figure 4 repr¢esente une courbe 33 correspondant £a la relation entre la tension Vreg'' et la tension Vreg.

Chaque comparateur 23, 22 comprend une premi£ere borne d'entr¢ee sur laquelle est fournie une tension r¢egul¢ee corrig¢ee Vreg', Vreg'', respectivement, comme cela est d¢ecrit ci-dessus, et une seconde borne d'entr¢ee sur laquelle est fournie la tension Vref, comme cela est ¢egalement d¢ecrit ci-dessus. Ainsi, le comparateur 23 compare la tension Vreg' £a la tension Vref, tandis que le comparateur 22 compare la tension Vreg'' £a la tension Vref. Chaque comparateur 22, 23 comprend en outre une borne de sortie connect¢ee £a une borne d'entr¢ee respective des moyens de commande 24.

Les moyens de commande 24 comprennent en outre une borne de sortie servant de borne de sortie des moyens 11, de fa©con £a commuter la tension Vres, quand l'un des comparateurs 22, 23 commute, ce qui commande la r¢egulation de la tension Vreg, comme cela va ¥etre d¢ecrit de fa©con plus d¢etaill¢ee. Les moyens 24 peuvent ¥etre form¢es par une bascule connue en soi de l'homme de l'art, et agenc¢ee de sorte qu'elle commute pour fournir en sortie un niveau logique de tension suffisamment bas pour amener le transistor 2 dans un ¢etat bloqu¢e, ou un niveau logique de tension suffisamment ¢elev¢e pour amener le transistor 2 dans un ¢etat conducteur, ces deux niveaux logiques ¢etant d¢esign¢es "0L" et "1L", respectivement.

Le fonctionnement du circuit 1 selon la pr¢esente invention va ¥etre expliqu¢e en se r¢ef¢erant aux figures 5A et 5B.

Les figures 5A et 5B repr¢esentent de fa©con sch¢ematique des chronogrammes des tensions Vreg et Vres pr¢esentes dans le circuit 1, respectivement.

Quand le circuit 1 fonctionne normalement, c'est-£a-dire quand il n'est pas perturb¢e par un ph¢enom£ene "latch-up", la tension Vreg est sensiblement ¢egale au niveau de tension Vo, et les moyens de d¢etection de tension 11 fournissent en sortie un niveau logique "1L" comme tension Vres. En cons¢equence, le transistor 2 est maintenu dans un ¢etat conducteur, de sorte que la tension entre ses bornes de base et d'¢emetteur soustraite £a la tension aux bornes de la diode Zener 6 est ¢egale au niveau de tension Vo.

Consid¢erons, £a un instant t1, qu'une perturbation appara¥it de telle sorte que la tension Vreg commence a chuter notablement au-dessous du niveau de tension Vo. Cette chute se poursuit jusqu'£a un instant t2 o£u la tension Vreg atteint le niveau de tension A'Vr', puis devient inf¢erieure £a ce niveau.

Un ph¢enom£ene "latch-up" est d£es lors d¢eclar¢e responsable de la perte de contr¥ole sur la tension Vreg. Comme cela est repr¢esent¢e en figure 4, quand la tension Vreg devient inf¢erieure au niveau de tension A'Vr', la tension Vreg' (courbe 32) devient inf¢erieure au seuil de tension Vr' (courbe 31), ce qui entra¥ine la commutation du comparateur 23. Comme le comparateur 23 commute, les moyens 24 am£enent avantageusement la tension Vres £a "0L", ce niveau logique ¢etant suffisant pour bloquer le transistor 2. Le circuit int¢egr¢e sous l'emprise du ph¢enom£ene "latch-up" n'est donc plus aliment¢e sous le niveau de tension Vo. Ceci a pour effet de faire chuter notablement la tension Vreg et, par cons¢equent, la tension Vref.

Cette chute se poursuit jusqu'£a un instant t3 o£u la tension Vreg atteint le niveau de tension A''Vr'', puis devient inf¢erieure £a ce niveau. Le ph¢enom£ene "latch-up" responsable de la perturbation de la tension Vreg en dessous du niveau de tension Vo £a l'instant t2 est d£es lors supprime. Comme cela est repr¢esent¢e en figure 4, quand la tension Vreg devient inf¢erieure au niveau de tension A''Vr'', la tension Vreg'' (courbe 33) devient inf¢erieure au seuil de tension Vr'' (courbe 31), ce qui entra¥ine la commutation du comparateur 22. Comme le comparateur 22 commute, les moyens 24 am£enent avantageusement la tension Vres au niveau logique "1L". Comme ce niveau logique est suffisant pour rendre conducteur le transistor 2, la tension entre ses bornes de base et d'¢emetteur augment¢ee de la tension aux bornes de la diode Zener 6 est £a nouveau ¢egale, £a un instant t4, au niveau de tension Vo.

Le fonctionnement du circuit 1 redevient donc normal, jusqu'£a ce qu'un ph¢enom£ene "latch-up" perturbe £a nouveau le circuit 1, et que la situation semblable £a celle de l'instant t1 se r¢ep£ete.

Il va de soi pour l'homme de l'art que la description d¢etaill¢ee ci-dessus peut subir diverses modifications sans sortir du cadre de la pr¢esente invention. Comme variante de r¢ealisation, on peut utiliser d'autres moyens de fourniture de tension constante que la diode Zener.