Title:
Differenzielle geschaltete Kondensatorschaltungen mit Spannungsverstärkern, und dazugehörige Verfahren
Document Type and Number:
Kind Code:
T5

Abstract:

Geschaltete Kondensatorschaltungen und Ladungsübertragungsverfahren, die eine Abtastphase und eine Übertragungsphase umfassen. Die Schaltungen und Verfahren werden über mehrere Schalter, einen Satz aus mindestens zwei Kondensatoren, mindestens einen Spannungsverstärker und einen Operationsverstärker verwirklicht. In einem Beispiel wird während der Abtastphase mindestens eine Eingangsspannung abgetastet, und während der Übertragungsphase wird zumindest eine erste Referenzspannung, die durch den mindestens einen Spannungsverstärker bereitgestellt ist, unter Verwendung des Operationsverstärkers von der mindestens einen Eingangsspannung subtrahiert. Sowohl in der Abtastphase als auch in der Übertragungsphase kann derselbe Satz aus mindestens zwei Kondensatoren verwendet werden.





Inventors:
Lee, Hae-Seung, Mass. (Lexington, US)
Application Number:
DE112016000891T
Publication Date:
11/09/2017
Filing Date:
02/23/2016
Assignee:
Omni Design Technologies Inc. (Calif., Milpitas, US)
International Classes:
H03M1/12; H03F3/00; H03H19/00
Attorney, Agent or Firm:
DTS Patent- und Rechtsanwälte Schnekenbühl und Partner mbB, 80538, München, DE
Claims:
1. Differenzielle geschaltete Kondensatorschaltung, die in einer Abtastphase und einer Übertragungsphase betreibbar ist, wobei die geschaltete Kondensatorschaltung aufweist:
mehrere Schalter;
mindestens einen Eingangskondensator mit einem ersten Kapazitätswert;
mindestens einen Integrationskondensator mit einem zweiten Kapazitätswert;
einen Operationsverstärker; und
mindestens einen Spannungsverstärker, dessen Eingang elektrisch an einen Eingang des Operationsverstärkers angeschlossen ist, wobei:
die Größe einer Spannungsverstärkung des mindestens einen Spannungsverstärkers größer als 1 ist;
die mehreren Schalter während der Abtastphase dazu ausgelegt sind, eine erste Eingangsspannung auf den mindestens einen Eingangskondensator aufzuschalten; und
die mehreren Schalter während der Übertragungsphase dazu ausgelegt sind, den mindestens einen Eingangskondensator, den mindestens einen Integrationskondensator und den mindestens einen Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um eine Ladung von dem mindestens einen Eingangskondensator auf den mindestens einen Integrationskondensator zu übertragen.

2. Schaltung nach Anspruch 1, des Weiteren mindestens eine parasitäre Kapazität mit einem dritten Kapazitätswert aufweisend, wobei die mindestens eine parasitäre Kapazität auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen der durch den ersten Kapazitätswert geteilten Summe aus dem ersten und dritten Kapazitätswert entspricht.

3. Schaltung nach Anspruch 1, darüber hinaus mindestens eine parasitäre Kapazitanz aufweisend, die auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers größer ist als eine durch den ersten Kapazitätswert geteilte Summe aus dem ersten und dritten Kapazitätswert.

4. Schaltung nach Anspruch 3, wobei der Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten, zweiten und dritten Kapazitätswert entspricht.

5. Schaltung nach Anspruch 1, wobei es sich bei dem mindestens einen Spannungsverstärker um einen invertierenden Verstärker handelt.

6. Schaltung nach Anspruch 5, darüber hinaus mindestens eine parasitäre Kapazität mit einem dritten Kapazitätswert aufweisend, wobei die mindestens eine parasitäre Kapazität auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten und dritten Kapazitätswert entspricht.

7. Schaltung nach Anspruch 5, darüber hinaus mindestens eine parasitäre Kapazität aufweisend, die auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers größer ist als eine durch den ersten Kapazitätswert geteilte Summe aus dem ersten und dritten Kapazitätswert.

8. Schaltung nach Anspruch 7, wobei der Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten, zweiten und dritten Kapazitätswert entspricht.

9. Schaltung nach Anspruch 1, wobei es sich bei dem mindestens einen Spannungsverstärker um einen nicht invertierenden Verstärker handelt.

10. Schaltung nach Anspruch 1, wobei der mindestens eine Spannungsverstärker ein Differenzialverstärker ist.

11. Schaltung nach Anspruch 10, darüber hinaus mindestens eine parasitäre Kapazität mit einem dritten Kapazitätswert aufweisend, wobei die mindestens eine parasitäre Kapazität auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten und dritten Kapazitätswert entspricht.

12. Schaltung nach Anspruch 10, darüber hinaus mindestens eine parasitäre Kapazität aufweisend, die auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers größer ist als eine durch den ersten Kapazitätswert geteilte Summe aus dem ersten und dritten Kapazitätswert.

13. Schaltung nach Anspruch 12, wobei der Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten, zweiten und dritten Kapazitätswert entspricht.

14. Schaltung nach Anspruch 1, des Weiteren eine zweite Eingangsspannung aufweisend, wobei die erste Eingangsspannung und die zweite Eingangsspannung im Wesentlichen denselben Absolutwert und eine entgegengesetzte Polarität aufweisen.

15. Schaltung nach Anspruch 1, wobei:
der mindestens eine Spannungsverstärker einen ersten Spannungsverstärker und einen zweiten Spannungsverstärker umfasst;
der erste Spannungsverstärker eine erste Offsetspannung bereitstellt, auf der eine erste Referenzspannung beruht;
der zweite Spannungsverstärker eine zweite Offsetspannung bereitstellt, auf der eine zweite Referenzspannung beruht; und
die mehreren Schalter während der Übertragungsphase dazu ausgelegt sind, den mindestens einen Eingangskondensator, den mindestens einen Integrationskondensator und den ersten Spannungsverstärker oder zweiten Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um die entsprechende erste Referenzspannung oder zweite Referenzspannung von einer Ausgangsspannung des Operationsverstärkers zu subtrahieren oder zu einer Ausgangsspannung des Operationsverstärkers hinzuzuaddieren.

16. Schaltung nach Anspruch 15, darüber hinaus mindestens eine parasitäre Kapazität mit einem dritten Kapazitätswert aufweisend, wobei die mindestens eine parasitäre Kapazität auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten und dritten Kapazitätswert entspricht.

17. Schaltung nach Anspruch 15, darüber hinaus mindestens eine parasitäre Kapazität aufweisend, die auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers größer ist als eine durch den ersten Kapazitätswert geteilte Summe aus dem ersten und dritten Kapazitätswert.

18. Schaltung nach Anspruch 17, wobei der Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten, zweiten und dritten Kapazitätswert entspricht.

19. Schaltung nach Anspruch 15, wobei es sich bei dem mindestens einen ersten Spannungsverstärker und zweiten Spannungsverstärker um einen Differenzialverstärker handelt.

20. Schaltung nach Anspruch 19, darüber hinaus mindestens eine parasitäre Kapazität mit einem dritten Kapazitätswert aufweisend, wobei die mindestens eine parasitäre Kapazität auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten und dritten Kapazitätswert entspricht.

21. Schaltung nach Anspruch 19, darüber hinaus mindestens eine parasitäre Kapazität aufweisend, die auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers größer ist als eine durch den ersten Kapazitätswert geteilte Summe aus dem ersten und dritten Kapazitätswert.

22. Schaltung nach Anspruch 21, wobei der Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten, zweiten und dritten Kapazitätswert entspricht.

23. Schaltung nach Anspruch 15, wobei es sich bei dem ersten Spannungsverstärker und/oder zweiten Spannungsverstärker um einen nicht invertierenden Verstärker handelt.

24. Schaltung nach Anspruch 15, wobei es sich bei dem ersten Spannungsverstärker und/oder zweiten Spannungsverstärker um einen Differenzialverstärker handelt.

25. Schaltung nach Anspruch 24, darüber hinaus mindestens eine parasitäre Kapazität mit einem dritten Kapazitätswert aufweisend, wobei die mindestens eine parasitäre Kapazität auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten und dritten Kapazitätswert entspricht.

26. Schaltung nach Anspruch 24, darüber hinaus mindestens eine parasitäre Kapazität aufweisend, die auf den Eingang des Operationsverstärkers aufgeschaltet ist, wobei ein Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers größer ist als eine durch den ersten Kapazitätswert geteilte Summe aus dem ersten und dritten Kapazitätswert.

27. Schaltung nach Anspruch 26, wobei der Absolutwert der Spannungsverstärkung des mindestens einen Spannungsverstärkers im Wesentlichen einer durch den ersten Kapazitätswert geteilten Summe aus dem ersten, zweiten und dritten Kapazitätswert entspricht.

28. Schaltung nach Anspruch 15, darüber hinaus mit einem M-Bit-Flash Analog-Digital-Wandler (ADC) zur Steuerung zumindest einiger der mehreren Schalter während der Übertragungsphase beruhend auf der ersten Eingangsspannung, um den ersten Spannungsverstärker oder zweiten Spannungsverstärker auszuwählen.

29. Schaltung nach Anspruch 28, wobei
die erste Eingangsspannung während der Abtastphase an einen Eingang des M-Bit-Flash-ADC angelegt wird, um einen digitalen M-Bit-Ausgabecode bereitzustellen, der zumindest zum Teil auf der ersten Eingangsspannung beruht; und
der digitale M-Bit-Ausgabecode während der Übertragungsphase die zumindest einigen der mehreren Schalter steuert, um den ersten Spannungsverstärker oder zweiten Spannungsverstärker auszuwählen,
wobei M eine ganze Zahl größer oder gleich 1 ist.

30. Schaltung nach Anspruch 29, wobei M = 1 und der mindestens eine Eingangskondensator nur einen ersten Eingangskondensator umfasst.

31. Schaltung nach Anspruch 29, wobei
M eine ganze Zahl größer als 1 ist;
der mindestens eine Eingangskondensator mehrere Eingangskondensatoren umfasst;
eine Anzahl N der mehreren Eingangskondensatoren gleich 2M – 1 ist; und
die zumindest einigen der mehreren Schalter während der Übertragungsphase durch den digitalen M-Bit-Ausgabecode des Flash-ADC gesteuert werden, um mindestens einen der mehreren Eingangskondensatoren, den mindestens einen Integrationskondensator und den ersten Spannungsverstärker oder zweiten Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um einen Bruchteil der entsprechenden ersten Referenzspannung oder zweiten Referenzspannung von der Ausgangsspannung des Operationsverstärkers zu subtrahieren, wobei der Bruchteil zumindest teilweise auf einem digitalen Wert des digitalen M-Bit-Ausgabecodes beruht.

32. Ladungsübertragungsverfahren, umfassend:
A) Abtasten von mindestens einer Eingangsspannung während einer Abtastphase; und
B) Subtrahieren, unter Verwendung eines Operationsverstärkers, von zumindest einer ersten Referenzspannung von der mindestens einen Eingangsspannung während einer Übertragungsphase, wobei die erste Referenzspannung von mindestens einem Spannungsverstärker bereitgestellt wird, wobei eine Spannungsverstärkung des mindestens einen Spannungsverstärkers größer als Eins ist, und eine Ausgangsspannung des mindestens einen Spannungsverstärkers auf einen Eingang des Operationsverstärkers referenziert wird,
wobei A) und B) sowohl für die Abtastphase als auch die Übertragungsphase unter Verwendung desselben Satzes aus mindestens zwei Kondensatoren durchgeführt werden.

33. Verfahren nach Anspruch 32, wobei die Größe der Spannungsverstärkung des mindestens einen Spannungsverstärkers durch den Satz aus mindestens zwei Kondensatoren bestimmt wird.

34. Verfahren nach Anspruch 33, wobei die mindestens eine Eingangsspannung eine erste Eingangsspannung und eine zweite Eingangsspannung umfasst, die mindestens zwei Kondensatoren mindestens einen Eingangskondensator und mindestens einen Integrationskondensator umfassen, und wobei:
A) umfasst, die erste Eingangsspannung auf den mindestens einen Eingangskondensator aufzuschalten und die zweite Eingangsspannung auf den mindestens einen Integrationskondensator aufzuschalten; und
B) umfasst, den mindestens einen Eingangskondensator, den mindestens einen Integrationskondensator und den mindestens einen Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um zumindest die erste Referenzspannung von einer Ausgangsspannung des Operationsverstärkers beruhend auf der ersten Eingangsspannung und zweiten Eingangsspannung zu subtrahieren.

35. Verfahren nach Anspruch 34, wobei sich die jeweiligen Absolutwerte und/oder die jeweiligen Polaritäten der ersten Eingangsspannung und zweiten Eingangsspannung voneinander unterscheiden.

36. Verfahren nach Anspruch 34, wobei die erste Eingangsspannung und zweite Eingangsspannung im Wesentlichen denselben Absolutwert und dieselbe Polarität aufweisen.

37. Verfahren nach Anspruch 34, wobei es sich bei der zweiten Eingangsspannung um eine Gleichtaktspannung oder um Masse handelt.

38. Verfahren nach Anspruch 34, wobei die Summenspannung auf einem Vielfachen n zumindest der ersten Eingangsspannung beruht, und das Vielfache n auf einem Verhältnis eines ersten Kapazitätswerts C1 des mindestens einen Eingangskondensators und eines zweiten Kapazitätswerts C2 des mindestens einen Integrationskondensators beruht, wobei n eine ganze Zahl größer oder gleich 1 ist.

39. Verfahren nach Anspruch 34, wobei:
der mindestens eine Spannungsverstärker einen ersten Spannungsverstärker und einen zweiten Spannungsverstärker umfasst;
der erste Spannungsverstärker eine erste Offsetspannung bereitstellt, auf der die erste Referenzspannung beruht;
der zweite Spannungsverstärker eine zweite Offsetspannung bereitstellt, auf der eine zweite Referenzspannung beruht; und
B) umfasst, den mindestens einen Eingangskondensator, den mindestens einen Integrationskondensator und den ersten Spannungsverstärker oder zweiten Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um eine entsprechende erste Referenzspannung oder zweite Referenzspannung von der Summenspannung zu subtrahieren oder zur Summenspannung hinzuzuaddieren, um die Ausgangsspannung aus dem Operationsverstärker bereitzustellen.

40. Verfahren nach Anspruch 39, wobei die erste Referenzspannung und zweite Referenzspannung entgegengesetzte Polaritäten aufweisen.

41. Verfahren nach Anspruch 40, wobei die erste Referenzspannung und zweite Referenzspannung einen im Wesentlichen identischen Absolutwert aufweisen.

42. Verfahren nach Anspruch 39, wobei:
A) darüber hinaus umfasst, die erste Eingangsspannung auf einen M-Bit-Flash Analog-Digital-Wandler (ADC) aufzuschalten, um aus dem M-Bit-Flash-ADC einen digitalen M-Bit-Ausgabecode bereitzustellen, der zumindest teilweise auf der ersten Eingangsspannung beruht; und
B) darüber hinaus umfasst, den ersten Spannungsverstärker oder zweiten Spannungsverstärker zumindest teilweise beruhend auf dem digitalen M-Bit-Ausgabecode auszuwählen,
wobei M eine ganze Zahl größer oder gleich 1 ist.

43. Verfahren nach Anspruch 42, wobei M = 1 und der mindestens eine Eingangskondensator nur einen ersten Eingangskondensator umfasst.

44. Verfahren nach Anspruch 42, wobei:
M eine ganze Zahl größer als 1 ist;
der mindestens eine Eingangskondensator mehrere Eingangskondensatoren umfasst;
eine Anzahl N der mehreren Eingangskondensatoren gleich 2M – 1 ist; und
B) darüber hinaus umfasst, zumindest teilweise beruhend auf dem digitalen M-Bit-Ausgabecode, zumindest einen der mehreren Eingangskondensatoren, den mindestens einen Integrationskondensator und den ersten Spannungsverstärker oder zweiten Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um einen Bruchteil der entsprechenden ersten Referenzspannung oder zweiten Referenzspannung von der Summenspannung zu subtrahieren, um die Ausgangsspannung aus dem Operationsverstärker bereitzustellen, wobei der Bruchteil zumindest teilweise auf einem digitalen Wert des digitalen M-Bit-Ausgabecodes beruht.

45. Verfahren nach Anspruch 32, wobei die mindestens eine Eingangsspannung eine erste Eingangsspannung und eine zweite Eingangsspannung umfasst, und wobei:
A) darüber hinaus umfasst, ein entgegengesetztes Polaritätsabbild der mindestens einen Eingangsspannung auf mindestens einen zweiten Eingangskondensator aufzuschalten; und
B) darüber hinaus umfasst, den mindestens einen zweiten Eingangskondensator, den mindestens einen zweiten Integrationskondensator und den mindestens einen zweiten Spannungsverstärker auf den Eingang des Operationsverstärkers aufzuschalten, um zumindest die erste Referenzspannung von einer Ausgangsspannung des Operationsverstärkers beruhend auf der ersten Eingangsspannung und zweiten Eingangsspannung zu subtrahieren.

46. Verfahren nach Anspruch 45, wobei die erste Referenzspannung zumindest teilweise auf einer ersten Offsetspannung des mindestens einen zweiten Spannungsverstärkers beruht.

47. Verfahren nach Anspruch 46, wobei der mindestens eine zweite Spannungsverstärker eine Source-Folger-Schaltungskonfiguration aufweist.

48. Verfahren nach Anspruch 47, wobei die Source-Folger-Schaltungskonfiguration mindestens einen MOS-Transistor umfasst, und wobei die erste Offsetspannung zumindest teilweise auf einer Gate-Source-Spannung des mindestens einen MOS-Transistors beruht.

Description:
TECHNISCHES GEBIET

Die vorliegende Erfindung betrifft elektrische und elektronische Schaltungen, insbesondere solche mit differenziellen geschalteten Kondensatoren und Spannungsverstärkerkomponenten.

VERWANDTE ANMELDUNGEN

Diese Anmeldung beansprucht den Nutzen und die Priorität der vorläufigen US-Anmeldung Nr. 62/120,094, eingereicht am 24. Februar 2015 und den vorliegenden Titel tragend, die hiermit durch Bezugnahme mit aufgenommen ist.

HINTERGRUND

Geschaltete Kondensatorschaltungen werden vielfach in analogen Signalverarbeitungsschaltungen (z. B. zeitdiskreten Abtastsignalverarbeitungsschaltungen) wie zum Beispiel Verstärkern, geschalteten Kondensatorfiltern, Pipeline- und algorithmischen Analog-Digital-Wandler (ADCs) und Delta-Sigma-ADCs verwendet. In solchen Schaltungen bewegen sich Ladungen in Kondensatoren hinein und aus diesen heraus, wenn Schalter (typischerweise auf nicht überlappende Weise) geöffnet und geschlossen werden. In verschiedenen Ausführungen werden Schalter im Allgemeinen betätigt, um eine interessierende Analogspannung während einer ”Abtastphase” abzutasten (während der die interessierende Analogspannung z. B. an einem oder mehreren Eingangskondensatoren anliegt); daraufhin werden während einer ”Übertragungsphase” die Schalter betätigt, um eine die abgetastete Analogspannung repräsentierende Ladung auf einen anderen Abschnitt des Schaltkomplexes zu übertragen, um an der abgetasteten Spannung irgendeine Art von Verarbeitung vorzunehmen. In einigen herkömmlichen Ausführungen wird ein Operationsverstärker (op amp) als Teil des Schaltkomplexes verwendet, der während der Übertragungsphase betreibbar ist; der Operationsverstärker verarbeitet die abgetastete Analogspannung und stellt eine robuste ratiometrische Ausgangsspannung sowie Laststeuerfähigkeit bereit.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Der Fachmann weiß, dass die Zeichnungen in erster Linie darstellenden Zwecken dienen und nicht den Umfang des hier beschriebenen Erfindungsgegenstandes einschränken sollen. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu; in einigen Fällen können verschiedene Aspekte des hier offenbarten Erfindungsgegenstandes in den Zeichnungen übertrieben oder vergrößert dargestellt sein, um das Nachvollziehen verschiedener Merkmale zu erleichtern. In den Zeichnungen beziehen sich gleiche Bezugszeichen allgemeine auf gleiche Merkmale (z. B. funktionell ähnliche und/oder strukturell ähnliche Elemente).

1 stellt eine geschaltete Kondensatorschaltung dar, die einen Operationsverstärker umfasst;

1A stellt die ohne Schalter gezeichnete Schaltung von 1 dar und zeigt den Zustand elektrischer Verbindungen während einer Abtastphase des Schaltungsbetriebs;

1B stellt die ohne Schalter gezeichnete Schaltung von 1 dar und zeigt den Zustand elektrischer Verbindungen während einer Übertragungsphase des Schaltungsbetriebs;

2 stellt ein Beispiel einer differenziellen geschalteten Kondensatorschaltung dar, in der ein differenzieller Operationsverstärker enthalten ist;

2A stellt die ohne Schalter gezeichnete Schaltung von 2 dar und zeigt den Zustand elektrischer Verbindungen während einer Abtastphase des Schaltungsbetriebs;

2B stellt die ohne Schalter gezeichnete Schaltung von 2 dar und zeigt den Zustand elektrischer Verbindungen während einer Übertragungsphase des Schaltungsbetriebs;

3 stellt ein Beispiel einer differenziellen geschalteten Kondensatorschaltung mit invertierenden Verstärkern nach einer Ausführungsform der vorliegenden Erfindung dar;

3A stellt die ohne Schalter gezeichnete Schaltung von 3 dar und zeigt den Zustand elektrischer Verbindungen während einer Übertragungsphase des Schaltungsbetriebs;

4 stellt ein Beispiel einer differenziellen geschalteten Kondensatorschaltung mit einem nicht invertierenden Verstärker gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar;

4A stellt die ohne Schalter gezeichnete Schaltung von 4 dar und zeigt den Zustand elektrischer Verbindungen während einer Übertragungsphase des Schaltungsbetriebs;

5A stellt ein Beispiel eines invertierenden Spannungsverstärkers gemäß einer Ausführungsform der vorliegenden Erfindung dar, der mit einem NMOS-Transistor und einer Widerstandslast verwirklicht ist;

5B stellt ein anderes Beispiel eines invertierenden Spannungsverstärkers gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar, der mit einem NMOS-Transistor und einem PMOS-Transistor verwirklicht ist;

5C stellt ein weiteres Beispiel eines invertierenden Spannungsverstärkers gemäß einer weiteren Ausführungsform der vorliegenden Erfindung dar, der mit einem NMOS-Transistor und einer NMOS-Transistorlast realisiert ist;

6 stellt eine andere Ausführungsform der Erfindung dar, bei der die Spannungsverstärker als einzelne Differenzialverstärker verwirklicht sind;

6A stellt die ohne Schalter gezeichnete Schaltung von 6 dar und zeigt den Zustand elektrischer Verbindungen während einer Übertragungsphase des Schaltungsbetriebs;

7A stellt ein Beispiel eines differenziellen Spannungsverstärkers gemäß einer Ausführungsform der vorliegenden Erfindung dar, der mit einem Paar angepasster NMOS-Eingangstransistoren und einem Paar Lastwiderständen realisiert ist;

7B stellt ein anderes Beispiel eines differenziellen Spannungsverstärkers gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar, der mit einem Paar angepasster NMOS-Eingangstransistoren und einem weiteren Paar NMOS-Lasttransistoren realisiert ist;

7C stellt ein anderes Beispiel eines differenziellen Spannungsverstärkers gemäß einer anderen Ausführungsform der vorliegenden Erfindung dar, der mit einem Paar angepasster NMOS-Eingangstransistoren und einem anderen Paar NMOS-Lasttransistoren mit einer Steuerspannung implementiert ist, um einen steuerbaren Offset bereitzustellen;

7D stellt ein weiteres Beispiel eines differenziellen Spannungsverstärkers gemäß einer weiteren Ausführungsform der vorliegenden Erfindung dar, der mit einem Paar angepasster NMOS-Eingangstransistoren und einem Paar PMOS-Lasttransistoren mit einer Steuerspannung implementiert ist, um einen steuerbaren Offset bereitzustellen;

7E stellt ein Beispiel eines differenziellen, nicht invertierenden Spannungsverstärkers dar, der mit einem Paar NMOS-Source-Folger-Verstärkern und einem Paar PMOS-Transistoren verwirklicht ist, um für eine höhere Spannungsverstärkung eine positive Rückkopplung bereitzustellen;

8 stellt die Abtastphase einer geschalteten Kondensatorschaltung gemäß einer anderen Ausführungsform dar, bei der die Spannungsverstärker in den jeweiligen Schaltungskonfigurationen sowohl der Abtastphase als auch der Übertragungsphase enthalten sind;

8A stellt die ohne Schalter gezeichnete Schaltung von 8 dar und zeigt den Zustand elektrischer Verbindungen während einer Abtastphase des Schaltungsbetriebs;

8B stellt die ohne Schalter gezeichnete Schaltung von 8 dar und zeigt den Zustand elektrischer Verbindungen während einer Übertragungsphase des Schaltungsbetriebs;

9 stellt die Übertragungsphase einer Schaltung ähnlich der in 1B gezeigten dar, in der ein Kondensator auf eine Referenzspannung anstatt auf eine Gleichtaktspannung aufgeschaltet ist;

10 stellt eine differenzielle Pipeline-ADC-Stufe mit einem Bit pro Stufe gemäß einer Ausführungsform der vorliegenden Erfindung dar, die zwei Pegelverschiebungs-Differenzialverstärker aufweist;

10A stellt eine Übertragungsphase der differenziellen, mit einem Bit pro Stufe versehenen Pipeline-ADC-Stufe von 10 gemäß einer Ausführungsform der vorliegenden Erfindung dar;

11A stellt eine Abtastphase einer gemäß einer Ausführungsform der vorliegenden Erfindung ausgeführten Pipeline-Stufe mit mehreren Bits pro Stufe dar; und

11B stellt eine Übertragungsphase einer gemäß einer Ausführungsform der vorliegenden Erfindung ausgeführten Pipeline-Stufe mit mehreren Bits pro Stufe dar.

ZUSAMMENFASSUNG

Die Anmelder haben erkannt und sind sich dessen bewusst, dass ein in einer Schaltungskonfiguration mit geschalteter Kondensatorarchitektur verwendeter Operationsverstärker die Leistungsfähigkeit der Gesamtschaltung beeinträchtigt, was auf Leistungsbeschränkungen des Operationsverstärkers in Bezug auf Geschwindigkeit, Stromverbrauch, Genauigkeit und elektrisches Rauschen zurückzuführen ist. Angesichts des Vorstehenden beziehen sich verschiedene hier offenbarte erfindungsgemäße Ausführungsformen allgemein auf geschaltete Kondensatorschaltungen mit einem oder mehreren Spannungsverstärkern und einem Operationsverstärker, bei denen der Spannungsverstärker bzw. die Spannungsverstärker zumindest einige der Einschränkungen abschwächt bzw. abschwächen, die der geschalteten Kondensatorschaltung durch den Operationsverstärker auferlegt sind.

Zusammenfassend gesagt, richtet sich eine Ausführungsform auf eine differenzielle geschaltete Kondensatorschaltung, die in einer Abtastphase und einer Übertragungsphase betreibbar ist. Die geschaltete Kondensatorschaltung weist Folgendes auf: mehrere Schalter; einen ersten und einen zweiten Eingangskondensator, wobei jeder Kondensator einen ersten Kapazitätswert hat; einen ersten und einen zweiten Integrationskondensator, wobei jeder Kondensator einen zweiten Kapazitätswert hat; mindestens einen Spannungsverstärker; und einen differenziellen Operationsverstärker. Die Spannungsverstärkung des mindestens einen Spannungsverstärkers ist mit dem Kehrwert des zweiten Kapazitätswerts verknüpft. Während der Abtastphase sind die mehreren Schalter dazu ausgelegt, eine erste Eingangsspannung auf den ersten Eingangskondensator und eine zweite Eingangsspannung auf den zweiten Eingangskondensator aufzuschalten. Während der Übertragungsphase sind die mehreren Schalter dazu ausgelegt, den ersten und zweiten Eingangskondensator, den ersten und zweiten Integrationskondensator sowie den mindestens einen Spannungsverstärker auf den Operationsverstärker aufzuschalten, um eine Ladung vom ersten und zweiten Eingangskondensator auf den ersten und zweiten Integrationskondensator zu übertragen.

Eine andere Ausführungsform richtet sich auf eine geschaltete Kondensatorschaltung, die in einer Abtastphase und einer Übertragungsphase betreibbar ist. Die geschaltete Kondensatorschaltung weist Folgendes auf: mehrere Schalter; einen Satz aus mindestens zwei Kondensatoren; mindestens einen Spannungsverstärker; und einen Operationsverstärker. Während der Abtastphase wird mindestens eine Eingangsspannung abgetastet, und während der Übertragungsphase wird mindestens eine erste Referenzspannung, die durch den mindestens einen Spannungsverstärker bereitgestellt ist, von der mindestens einen Eingangsspannung unter Verwendung des Operationsverstärkers subtrahiert, wobei derselbe Satz aus mindestens zwei Kondensatoren sowohl in der Abtastphase als auch in der Übertragungsphase verwendet wird.

Eine andere Ausführungsform richtet sich auf ein Ladungsübertragungsverfahren, umfassend: A) Abtasten von mindestens einer Eingangsspannung während einer Abtastphase; und B) Subtrahieren, unter Verwendung eines Operationsverstärkers, von zumindest einer ersten Referenzspannung von der mindestens einen Eingangsspannung während einer Übertragungsphase, wobei die erste Referenzspannung von mindestens einem Spannungsverstärker bereitgestellt wird, wobei eine Spannungsverstärkung des mindestens einen Spannungsverstärkers größer als Eins ist, wobei A) und B) sowohl für die Abtastphase als auch die Übertragungsphase unter Verwendung desselben Satzes aus mindestens zwei Kondensatoren durchgeführt werden.

Eine weitere Ausführungsform richtet sich auf eine Stufe eines Pipeline- oder algorithmischen Analog-Digital-Wandlers. Die Stufe umfasst: mehrere Schalter; mindestens einen Eingangskondensator; einen Integrationskondensator; einen ersten Spannungsverstärker zur Bereitstellung einer ersten Offsetspannung, auf der eine erste Referenzspannung beruht; einen zweiten Spannungsverstärker zur Bereitstellung einer zweiten Offsetspannung, auf der eine zweite Referenzspannung beruht; einen M-Bit-Flash Analog-Digital-Wandler zur Steuerung zumindest einiger der mehreren Schalter während der Übertragungsphase; und einen Operationsverstärker. Eine Anzahl N des mindestens einen Eingangskondensators ist gleich 2M – 1. Während der Abtastphase: 1) die mehreren Schalter sind dazu ausgelegt, eine erste Eingangsspannung auf den mindestens einen Eingangskondensator aufzuschalten und eine zweite Eingangsspannung auf den Integrationskondensator aufzuschalten; und 2) die erste Eingangsspannung wird an einen Eingang des M-Bit-Flash-ADC angelegt, um aus dem M-Bit-Flash-ADC zumindest teilweise beruhend auf der ersten Eingangsspannung einen digitalen M-Bit-Ausgabecode bereitzustellen. Während der Übertragungsphase: 1) die mehreren Schalter sind dazu ausgelegt, mindestens einen des mindestens einen Eingangskondensators und den Integrationskondensator sowie den ersten Spannungsverstärker oder zweiten Spannungsverstärker auf den Operationsverstärker aufzuschalten, um einen Bruchteil einer entsprechenden ersten Referenzspannung oder zweiten Referenzspannung von einer Summenspannung beruhend auf der ersten Eingangsspannung und zweiten Eingangsspannung zu subtrahieren, um eine Ausgangsspannung aus dem Operationsverstärker bereitzustellen, wobei der Bruchteil zumindest teilweise auf einem digitalen Wert des digitalen M-Bit-Ausgabecodes beruht; und 2) der digitale M-Bit-Ausgabecode aus dem M-Bit-Flash-ADC steuert zumindest einige der mehreren Schalter, um den ersten Spannungsverstärker oder zweiten Spannungsverstärker auszuwählen.

Es sollte klar sein, dass alle Kombinationen der vorstehenden Konzepte und zusätzlicher, nachstehend näher beschriebenen Konzepte (unter der Voraussetzung, dass diese Konzepte nicht widersprüchlich zueinander sind) als Bestandteil des hier offenbarten Erfindungsgegenstandes betrachtet werden. Insbesondere werden alle Kombinationen von am Ende dieser Offenbarung erscheinenden, beanspruchten Gegenständen als Bestandteil des hier offenbarten Erfindungsgegenstandes betrachtet. Es sollte auch klar sein, dass der hier explizit verwendeten Terminologie, die auch in irgendeiner anderen, durch Bezugnahme mit aufgenommenen Offenbarung auftauchen kann, eine Bedeutung zuerkannt werden soll, die mit den hier offenbarten bestimmten Konzepten in hoher Übereinstimmung ist.

AUSFÜHRLICHE BESCHREIBUNG

In der folgenden Erläuterung werden ausführliche Beschreibungen verschiedener Konzepte dargelegt, die sich auf erfindungsgemäße Vorrichtungen und Verfahren sowie deren Ausführungsformen im Hinblick auf geschaltete Kondensatorschaltungen beziehen. Es sollte klar sein, dass verschiedene vorstehend eingeführte und nachstehend in näherer Einzelheit erörterte Konzepte in irgendeiner von zahlreichen Möglichkeiten umgesetzt werden können, da die offenbarten Konzepte auf keine bestimmte Art der Umsetzung beschränkt sind. Beispiele von bestimmten Umsetzungen und Anwendungen werden zu Darstellungszwecken bereitgestellt. Fachleute werden Erweiterungen und Modifikationen der vorliegenden Offenbarung erkennen, ohne dabei den Umfang der Lehren der vorliegenden Offenbarung zu verlassen, die jeweils von den beigefügten Ansprüchen umfasst sein sollen.

1 stellt eine Veranschaulichung einer geschalteten Kondensatorschaltung 10 bereit, die einen Operationsverstärker 22 enthält. Die Schaltung 10 weist auch zwei Kondensatoren C1 und C2 sowie drei Schalter S1, S2 und S3 auf. Eine abzutastende analoge Eingangsspannung VIN (nachstehend als ”Eingangsspannung” bezeichnet) liefert einen Eingang in die Schaltung 10, und eine Spannung VO (nachstehend als ”Ausgangsspannung” bezeichnet) wird als Ausgang der Schaltung 10 bereitgestellt. In 1 ist auch eine System-Gleichtaktspannung VCM (z. B. Masse) dargestellt, die als Referenzpotential für die Eingangsspannung VIN und Ausgangsspannung VO dient.

Wie einem Fachmann auf diesem Gebiet klar sein wird, sind in der Schaltung von 1 die Schalter S1, S2 und S3 dahingehend betreibbar, die Schaltung in zwei Phasen arbeiten zu lassen, nämlich in einer ”Abtastphase” und einer ”Übertragungsphase”. Zu Darstellungszwecken ist in 1 jeder Schalter als einpoliger Umschalter (SPDT-Schalter) gezeigt, der einen gemeinsamen Anschluss C und jeweilige Ausgangsanschlüsse 1 und 2 hat.

Während der Abtastphase werden die Schalter so betätigt, dass sie sich in dem in 1 gezeigten Zustand befinden, d. h. der gemeinsame Anschluss C jedes Schalters ist elektrisch mit dem Anschluss 1 des Schalters verbunden. 1A stellt die ohne die Schalter S1, S2 und S3 gezeichnete Schaltung von 1 dar und zeigt den Zustand von elektrischen Verbindungen während der Abtastphase. Wie in 1A gezeigt ist, wird die Eingangsspannung VIN gleichzeitig an beide Kondensatoren C1 und C2 angelegt, die in einer parallelen Konfiguration angeordnet sind. Somit ergibt sich die Gesamtladung Qtotal, die während der Abtastphase gespeichert wird, aus VIN (C1 + C2). Während der Übertragungsphase werden die Schalter so betätigt, dass der gemeinsame Anschluss C jedes Schalters elektrisch mit Anschluss 2 des Schalters verbunden ist. 1B stellt die ohne die Schalter S1, S2 und S3 gezeichnete Schaltung von 1 dar und zeigt den Zustand elektrischer Verbindungen während der Übertragungsphase. Bei gegebener Konfiguration der Kondensatoren C1 und C2 in der Übertragungsphase wird der Kondensator C1 nachstehend als ”Eingangskondensator” bezeichnet, und der Kondensator C2 wird nachstehend als ”Integrationskondensator” bezeichnet. In der Übertragungsphase wird die gesamte Ladung auf C2 übertragen, d. h. Qtotal = C2·VO, weil hier kein Potentialunterschied an C1 besteht.

Unter der Annahme, dass der Operationsverstärker 22 ideal arbeitet, und unter der Voraussetzung, dass die Ladung zwischen der Abtastphase und der Übertragungsphase bewahrt wird, ergibt sich die Ausgangsspannung dementsprechend mit: VO = (n + 1)VIN(1)wobei n = C2/C1. Die Eingangsspannung wird somit mit einer fest vorgegebenen Verstärkung n + 1 verstärkt, die einzig durch das Verhältnis der Kondensatoren bestimmt ist. Es sollte klar sein, dass n beruhend auf jeweiligen Kapazitätswerten der Kondensatoren C1 und C2 eine Vielzahl von Werten annehmen kann. Wenn z. B. die jeweiligen Kapazitätswerte im Wesentlichen gleich groß sind, wird eine Verstärkung von im Wesentlichen Zwei erreicht; entsprechend kann für einen Kapazitätswert C2, der deutlich größer ist als C1, eine Verstärkung bereitgestellt werden, die sich im Wesentlichen dem Verstärkungsfaktor Eins nähert.

In der Praxis ist der Operationsverstärker 22 nicht ideal und hat Einschränkungen, die die Leistungsfähigkelt der Schaltung 10 in Bezug auf Geschwindigkeit, Stromverbrauch, Genauigkeit und elektrisches Rauschen der Schaltung beeinträchtigen. Wenn der Operationsverstärker 22 eine endliche Gleichstromverstärkung hat, stellt sich die Ausgangsspannung wie folgt dar: wobei ao die Gleichstromverstärkung des Operationsverstärkers ist. Der sich ergebende Bruchteilfehler in der Ausgangsspannung beträgt dann (n + 1)/ao. Beispielsweise mit ao = 1.000 und einer Regelkreisverstärkung von n + 1 = 10 beträgt der Fehler ungefähr 1%, was für einige praktische Anwendungen der Schaltung 10 beträchtlich und möglicherweise zu hoch ist. In diesem Kontext wäre anzumerken, dass der Fehler umso größer ist, je höher die Regelkreisverstärkung n + 1 ist. Des Weiteren verlangt eine Erhöhung der Gleichstromverstärkung ao des Operationsverstärkers nach einem komplexen Schaltungsaufbau und führt zu einem erhöhten Stromverbrauch sowie zu einem erhöhten elektrischen Rauschen der sich ergebenden Schaltung.

Die maximale Betriebsfrequenz der Schaltung 10 ist auch durch die Brandbreite des Operationsverstärkers beschränkt. Es lässt sich zeigen, dass eine Regelkreisbandbreite von –3 dB der in 1B gezeigten Schaltung im Übertragungszustand sich ergibt mit: wobei ω1 das Verstärkung-Bandbreite-Produkt (Frequenz mit Verstärkungsfaktor 1) des Operationsverstärkers ist. Je höher die Regelkreisverstärkung n + 1 ist, desto niedriger ist die Regelkreisbandbreite. Um eine relativ hohe Bandbreite (und infolgedessen auch eine hohe Betriebsgeschwindigkeit) zu erzielen, muss das Verstärkung-Bandbreite-Produkt des Operationsverstärkers hoch ausgelegt werden, was einen hohen Stromverbrauch erfordert.

In der Schaltung von 1 ist das vom Operationsverstärker 22 erzeugte elektrische Rauschen typischerweise die dominante Rauschquelle in der Schaltung 10, weil der Operationsverstärker eine komplexe Schaltung mit vielen Einheiten darstellt, die zum Rauschen beitragen. Man kann zeigen, dass das Rauschen vn in der in 1B gezeigten Schaltung auf die Eingangsspannung VIN bezogen dasselbe ist wie das Rauschen Veq1 des Operationsverstärkers das auf seinen eigenen Eingang bezogen ist: vn ≈ veq1(4)

Da das Rauschen des Operationsverstärkers Veq1 allgemein relativ hoch ist, ist auch das entsprechende Schaltungsrauschen vn groß. Eine Reduzierung des Rauschens des Operationsverstärkers erfordert eine beträchtliche Menge an Energie.

Bei einem System-on-Chip (SOC) wird für einen größeren Signalbereich und eine bessere Stromzufuhr und Gleichtaktunterdrückung oftmals eine differenzielle Umsetzung von geschalteten Kondensatorschaltungen verwendet. Bei der Schaltung 20 in 2 handelt es sich um eine differenzielle Version der in 1 gezeigten Schaltung. Während der Abtastphase sind die Schalter so betätigt, dass sie sich in dem in 2 gezeigten Zustand befinden, d. h. der gemeinsame Anschluss C jedes Schalters ist elektrisch mit dem Anschluss 1 des Schalters verbunden.

2A stellt die ohne die Schalter S1P, S1N, S2P, S2N, S3P und S3N gezeichnete Schaltung von 2 dar und zeigt den Zustand von elektrischen Verbindungen während der Abtastphase. Wie in 2A gezeigt ist, hegt die positive Eingangsspannung VINP an beiden Kondensatoren C1P und C2P an, die in einer parallelen Konfiguration angeordnet sind, und die negative Eingangsspannung VINN liegt entsprechend an beiden Kondensatoren C1N und C2N an, die in einer parallelen Konfiguration angeordnet sind. Der Wert von C1P und C1N ist jeweils nominal gleich C1, und der Wert von C2P und C2N ist jeweils nominal gleich C2. Während der Übertragungsphase sind die Schalter so betätigt, dass der gemeinsame Anschluss C jedes Schalters elektrisch mit dem Anschluss 2 des Schalters verbunden ist.

2B stellt die ohne die Schalter S1P, S1N, S2P, S2N, S3P und S3N gezeichnete Schaltung von 2 dar und zeigt den Zustand elektrischer Verbindungen während der Übertragungsphase. Es lässt sich zeigen, dass die differenzielle Schaltung in 2 funktional zu der Schaltung in 1 identisch ist, wenn die Eingangsspannung VIN als Differenz zwischen den beiden Eingangsspannungen VINP und VINN definiert wird und die Differenzialausgangsspannung VO als Differenz zwischen den beiden Ausgangsspannungen VOP und VON definiert wird.

Angesichts des Vorstehenden beziehen sich verschiedene hier offenbarte erfindungsgemäße Ausführungsformen allgemein auf differenzielle geschaltete Kondensatorschaltungen mit einem oder mehreren Spannungsverstärkern und einem Operationsverstärker, bei denen durch den Spannungsverstärker oder die Spannungsverstärker zumindest einige der Einschränkungen abgeschwächt werden, denen die geschaltete Kondensatorschaltung durch den Operationsverstärker unterliegt.

3 stellt ein Beispiel einer geschalteten Kondensatorschaltung 30 nach einer Ausführungsform der vorliegenden Erfindung dar, die einen Spannungsverstärker (VA) 24 und einen weiteren Spannungsverstärker 25 enthält. In dieser Ausführungsform sind beide Spannungsverstärker 24 und 25 als invertierende Verstärker (IA) gezeigt. Die Schaltung wird ähnlich wie die in 2 gezeigte betrieben, wobei die Schalter S1P, S1N, S2P, S2N, S3P und S3N betätigt werden, um die Schaltung 30 in einer Abtastphase bzw. einer Übertragungsphase zu konfigurieren. Während der Abtastphase von 3 ist die Schaltung 30 wie in 2A gezeigt elektronisch konfiguriert, d. h. die positive Eingangsspannung VINP liegt an beiden Kondensatoren C1P und C2P an, die in einer parallelen Konfiguration angeordnet sind, und die negative Eingangsspannung VINN liegt in entsprechender Weise an beiden Kondensatoren C1N und C2N an, die in einer parallelen Konfiguration angeordnet sind. Im Gegensatz zu der in 2 gezeigten Schaltung 20 sind während der Übertragungsphase in der Schaltung 30 von 3 die Schalter jedoch so betätigt, dass sie die Schaltung 30 in die in 3A gezeigte Konfiguration versetzen, bei der der Verstärker 24 auf den Kondensator C1N und der Verstärker 25 auf den Kondensator C1P aufgeschaltet ist. Genauer gesagt, wird in 3A der Kondensator C1N durch den Ausgang des Verstärkers 24 angesteuert, dessen Eingang mit dem invertierenden Eingang des Operationsverstärkers 22 verbunden ist, anstatt dass der Kondensator C1N mit VCM verbunden ist, wie in 2B gezeigt. In entsprechender Weise wird der Kondensator C1P durch den Ausgang des Verstärkers 25 angesteuert, dessen Eingang mit dem nicht invertierenden Eingang des Operationsverstärkers 22 verbunden ist, anstatt dass der Kondensator C1P mit VCM verbunden ist, wie in 2B gezeigt. Unter der Annahme, dass die Verstärker 24 und 25 jeweils eine Spannungsverstärkung von –(1 + k) haben, ergibt sich die Differenzialausgangsspannung VO der Schaltung 30, definiert als die Differenz zwischen VOP und VON, wie folgt: wobei die Differenzialeingangsspannung VIN = VINP – VINN und n = C1/C2.

Aus Gleichung (5) kann man ersehen, dass, wenn k = 0 (entsprechend einer Verstärkerverstärkung von –1), sich der Bruchteilfehler auf 1/ao reduziert, was im Vergleich zu Gleichung (2) für die Schaltung in 2 um einen Faktor (n + 1) niedriger ist.

Für die Schaltung 30 von 3 kann mit k = 0 gezeigt werden, dass sich die Bandbreite der Schaltung wie folgt ergibt: ωh ≈ ω1(6)

Im Vergleich zu der in Gleichung (3) für die Schaltung in 1 angegebene Bandbreite verbessert sich die Bandbreite deutlich um den Faktor 1 + n.

In der Schaltung 30 von 3 ist auch die Auswirkung des Rauschens des Operationsverstärkers 22 im Vergleich zu der in 2 gezeigten Schaltung 20 deutlich verbessert. Insbesondere lässt sich zeigen, dass sich das eingangsbezogene Rauschen der in 3A gezeigten Schaltung während der Übertragungsphase ergibt wie folgt:

Im Vergleich zu dem in Gleichung (4) für die Schaltung in 2 angegebenen eingangsbezogenen Rauschen ist das Rauschen um den Faktor 1 + n verbessert.

Zusammengefasst ausgedrückt, sind bei der Schaltung 30 von 3 drei wichtige Leistungsparameter verbessert, nämlich die Bandbreite und das Rauschen um denselben Faktor, d. h. (1 + n), wenn die Verstärkung G der Spannungsverstärker im Wesentlichen gleich –1 ist. Des Weiteren ist es vorteilhaft für die Verstärker, eine Spannungsverstärkung G mit dem Wert –(1 + 1/n) anstatt –1 bereitzustellen, um den Fehler aufgrund der endlichen Verstärkung des Operationsverstärkers zu eliminieren.

Wenn die Verstärkung des Verstärkers so erhöht wird, dass k = 1/n gilt, reduziert sich der Bruchteilfehler in Gleichung (5) auf Null. Somit kann, indem man die Verstärkung G der Verstärker im Wesentlichen mit –(1 + 1/n) ansetzt, der Fehler aufgrund der endlichen Verstärkung des Operationsverstärkers 22 abgeschwächt werden.

Es verschwindet auch die Auswirkung des Rauschens vom Operationsverstärker. Jedoch kann die Stabilität des Systems beeinträchtigt sein. Das Stabilitätsproblem kann abgeschwächt werden, indem man an einer strategischen Stelle im System ein Null-Element platziert.

In der Praxis kann durch die parasitäre Kapazitanz CPP und CPN, die am invertierenden Eingang bzw. nicht invertierenden Eingang des Operationsverstärkers vorhanden ist, die Leistungsfähigkeit der Schaltungen in 2 und 3 beträchtlich herabgesetzt werden. Ihre Werte sind typischerweise gleich groß und durch CP bestimmt. Eine solche parasitäre Kapazität entsteht aus der Eingangskapazität des Operationsverstärkers 22 und aus der Durchleitungskapazität. In der in 3 gezeigten Schaltung 30 trägt auch die Eingangskapazität der Verstärker 24 und 25 zur parasitären Kapazität bei. Für die Schaltung 20 in 2 lässt sich zeigen, dass die Ausgangsspannung gegeben ist durch: wobei m = CP/C2.

Die Bandbreite verschlechtert sich infolge der parasitären Kapazitanz; und ferner erhöht sich das eingangsbezogene Rauschen auf;

Für die Schaltung 30 in 3 ist unter Einbeziehung der parasitären Kapazität die Differenzialausgangsspannung gegeben durch:

Wie aus Gleichung 11 ersichtlich ist, reduziert sich mit k = m/n = CP/C1 der Bruchteilfehler auf 1/ao, was dasselbe Ausmaß darstellt wie in der Schaltung ohne parasitäre Kapazität mit k = 0. Die entsprechende Größe G der Spannungsverstärkerverstärkung ist

In diesem Fall lässt sich zeigen, dass die Auswirkung des Rauschens des Operationsverstärkers sowie die Bandbreite dieselben wie in den Gleichungen (6) und (7) sind.

Bei gewissen Anwendungen kann es vorteilhaft sein, die Größe der Verstärkung des Spannungsverstärkers größer als die Verstärkung in Gleichung (12) anzusetzen. Insbesondere reduziert sich der Bruchteilfehler aufgrund der endlichen Verstärkung des Operationsverstärkers 22 selbst bei Vorhandensein einer parasitären Kapazität auf Null, wenn die Verstärkung der Verstärker derart erhöht wird, dass k = (1 + m)/n = (C2 + CP)/C1. Die entsprechende Größe G der Spannungsverstärkung des Spannungsverstärkers ergibt sich mit

Auch die Auswirkung des Rauschens vom Operationsverstärker verschwindet. Jedoch kann die Stabilität des Systems beeinträchtigt sein. Das Stabilitätsproblem lässt sich abschwächen, indem an einer strategischen Stelle im System ein Null-Element platziert wird.

In 4 ist eine andere Ausführungsform der vorliegenden Erfindung gezeigt. In dieser Ausführungsform sind beide Spannungsverstärker 24 und 25 als nicht invertierende Verstärker (NIA) gezeigt. Die Schaltung 40 wird ähnlich der in 3 gezeigten betrieben, nämlich dahingehend, dass die Schalter S1P, S1N, S2P, S2N, S3P und S3N so betrieben werden, dass sie die Schaltung 40 in einer Abtastphase bzw. einer Übertragungsphase konfigurieren. Während der Abtastphase von 4 ist die Schaltung 40 wie in 2A gezeigt elektronisch konfiguriert, d. h. die positive Eingangsspannung VINP liegt an beiden Kondensatoren C1P und C2P an, die in einer parallelen Konfiguration angeordnet sind, und die negative Eingangsspannung VINN liegt entsprechend an beiden Kondensatoren C1N und C2N an, die in einer parallelen Konfiguration angeordnet sind. Anders als bei der in 2 gezeigten Schaltung 20 werden während der Übertragungsphase die Schalter in der Schaltung 40 von 4 jedoch so betätigt, dass sie die Schaltung 40 in die in 4A gezeigte Konfiguration versetzen, in der der Verstärker 24 auf den Kondensator C1P und der Verstärker 25 auf den Kondensator C1N aufgeschaltet ist. Genauer gesagt, wird in 4A der Kondensator C1P durch den Ausgang des Verstärkers 24 angesteuert, dessen Eingang auf den invertierenden Eingang des Operationsverstärkers 22 aufgeschaltet ist. In entsprechender Weise wird der Kondensator C1N durch den Ausgang des Verstärkers 25 angesteuert, dessen Eingang auf den nicht invertierenden Eingang des Operationsverstärkers 22 aufgeschaltet ist. Unter der Annahme, dass die Verstärker 24 und 25 jeweils eine Spannungsverstärkung von (1 + k) aufweisen, ergibt sich die Differenzialausgangsspannung VO der Schaltung 40 mit: wobei n = C1/C2.

Aus Gleichung (14) kann man ersehen, dass sich der Bruchteilfehler auf 1/ao reduziert, was im Vergleich zur Schaltung 20 in 2 um einen Faktor (n + 1) niedriger ist, wenn k = 0 (entsprechend der Verstärkerverstärkung G von 1).

Für die Schaltung 40 von 4 lässt sich mit k = 0 zeigen, dass die Bandbreite der Schaltung gegeben ist durch: ωh ≈ ω1(15)

Im Vergleich zu der in Gleichung (3) angegebenen Bandbreite für die Schaltung in 1 ist die Bandbreite um den Faktor 1 + n beträchtlich gesteigert.

In der Schaltung 40 von 4 ist auch die Auswirkung des Rauschens des Operationsverstärkers 22 im Vergleich zu der in 2 gezeigten Schaltung 20 deutlich verbessert. Insbesondere lässt sich zeigen, dass sich das eingangsbezogene Rauschen der in 4A gezeigten Schaltung 40 während der Übertragungsphase ergibt mit:

Im Vergleich zu dem in Gleichung (4) für die Schaltung von 1 angegebenen eingangsbezogenen Rauschen ist das Rauschen um den Faktor 1 + n verbessert.

Zusammenfassend gesagt, sind bei der Schaltung 40 von 4 drei wichtige Leistungsparameter verbessert, nämlich die Bandbreite sowie das Rauschen um denselben Faktor, d. h. (1 + n), wenn die Verstärkung der Spannungsverstärker im Wesentlichen gleich 1 ist. Des Weiteren ist es für die Verstärker vorteilhaft, eine Spannungsverstärkung G mit dem Wert (1 + 1/n) anstelle von 1 vorzusehen, um den Fehler aufgrund der endlichen Verstärkung des Operationsverstärkers zu eliminieren.

Wenn die Verstärkung des Verstärkers so erhöht wird, dass k = 1/n gilt, reduziert sich der Bruchteilfehler in Gleichung (14) auf Null. Infolgedessen kann der Fehler aufgrund der endlichen Verstärkung des Operationsverstärkers 22 abgeschwächt werden, indem man die Verstärkung der Verstärker im Wesentlichen mit (1 + 1/n) ansetzt. Auch die Auswirkung des Rauschens vom Operationsverstärker verschwindet. Jedoch kann die Stabilität des Systems beeinträchtigt sein. Das Stabilitätsproblem lässt sich abschwächen, indem man an einer strategischen Stelle im System ein Null-Element platziert.

In der Praxis kann durch die parasitäre Kapazität CPP und CPN, die am invertierenden bzw. nicht invertierenden Eingang des Operationsverstärkers vorhanden ist, die Leistungsfähigkeit der Schaltung in 4 beträchtlich herabgesetzt werden. Deren Werte sind typischerweise gleich groß und durch CP bestimmt. Eine solche parasitäre Kapazität entsteht aus der Eingangskapazität des Operationsverstärkers 22, der Durchleitungskapazität und der Eingangskapazität der Verstärker 24 und 25. Für die Schaltung 40 in 4 ergibt sich unter Einbeziehung der parasitären Kapazität die Differenzialausgangsspannung mit

Wie aus Gleichung (17) ersichtlich ist, reduziert sich der Bruchteilfehler auf 1/ao, was demselben Ausmaß wie bei der Schaltung ohne parasitäre Kapazität mit k = 0 entspricht, wenn k = m/n = CP/C1 angesetzt wird. Die entsprechende Größe G der Spannungsverstärkerverstärkung beträgt

Es lässt sich zeigen, dass die Wirkung des Rauschens des Operationsverstärkers sowie die Bandbreite dieselben sind wie in den Gleichungen (6) und (7).

Bei gewissen Ausführungen kann es vorteilhaft sein, die Größe der Verstärkung des Spannungsverstärkers größer als die Verstärkung in Gleichung (18) anzusetzen. Insbesondere wenn die Verstärkung der Verstärker so erhöht wird, dass k = (1 + m)/n = (C2 + CP)/C1 = (C2 + CP)/C1, reduziert sich der Bruchteilfehler aufgrund der endlichen Verstärkung des Operationsverstärkers 22 selbst bei Vorhandensein einer parasitären Kapazität auf Null. Die entsprechende Größe der Spannungsverstärkung des Spannungsverstärkers ist gegeben durch

Auch die Auswirkung des Rauschens vom Operationsverstärker verschwindet. Jedoch kann die Stabilität des Systems beeinträchtigt sein. Das Stabilitätsproblem lässt sich abschwächen, indem an einer strategischen Stelle im System ein Null-Element platziert wird.

Die in 3 (und 3A) und 4 (und 4A) gezeigten Verstärker 24 und 25 der jeweiligen Schaltungen 30, 40 können gemäß verschiedenen Ausführungsformen auf vielerlei Arten realisiert werden.

In einer Umsetzung können die Verstärker 24 und 25 unter Verwendung eines Operationsverstärkers (der sich von dem Operationsverstärker 22 unterscheidet) in einer invertierenden oder einer nicht invertierenden Verstärkerkonfiguration verwirklicht werden. Eine weitere Umsetzung der Verstärker 24 und 25 ist in 5A gezeigt, bei der der Verstärker als Common-Source-Verstärker mit einem MOS-Transistor M1 und einem Lastwiderstand R1 realisiert ist. Da es sich bei einem Common-Source-Verstärker um einen invertierenden Verstärker handelt, wird ein solcher Verstärker in der in 3 (und 3A) gezeigten Ausführungsform verwendet. Der Lastwiderstand R1 kann mittels eines Widerstands, eines MOS-Transistors oder einer Kombination aus beiden verwirklicht werden. 5B zeigt eine andere Umsetzung der Verstärker 24 und 25 mit einem Eingangstransistor M1 und einem Lasttransistor M2. Die Steuerspannung VBIAS wird dazu verwendet, die Betriebsbereiche für M1 und M2 einzustellen und die Gleichstrom-Ausgangsruhespannung sowie die Verstärkung des invertierenden Verstärkers zu steuern. So wird zum Beispiel durch eine Erhöhung von VBIAS zur Spannungsversorgung VDD hin M2 in Sättigung gehalten, während M1 in den Triodenbereich getrieben wird. Das Ergebnis besteht in einer geringeren Gleichstrom-Ausgangsruhespannung und einer niedrigeren Verstärkung. Wenn VBIAS in Richtung Masse absinkt, arbeiten sowohl M1 als auch M2 in der Sättigung, und die Gleichstrom-Ausgangsruhespannung wird höher, während die Verstärkung zunimmt. Eine weitere Reduzierung von VBIAS in Richtung Masse führt dazu, dass M1 im Triodenbereich und M2 in der Sättigung arbeitet, womit eine noch höhere Gleichstrom-Ausgangsruhespannung und eine niedrigere Verstärkung bereitgestellt werden. Deshalb können durch Anwendung der Umsetzung des in 5B gezeigten invertierenden Verstärkers sowohl die Gleichstrom-Ausgangsruhespannung als auch die Verstärkung eingestellt werden, was für bestimmte Anwendungen von Vorteil sein kann.

5C zeigt eine weitere Ausführungsform des Verstärkers 24 mit einem Eingangs-NMOS-Transistor M1 und einem Lasttransistor M2. Die Verstärkung des Verstärkers ist durch das Verhältnis der Transkonduktanz zwischen Eingangstransistor und Lasttransistor bestimmt. Die Offsetspannung zwischen Eingang und Ausgang ist über die Steuerspannung VBIAS einstellbar.

In manchen Fällen kann es vorteilhaft sein, anstelle von zwei separaten Spannungsverstärkern, wie sie in 3 und 4 gezeigt sind, einen in 6 gezeigten einzelnen Differenzialverstärker zu verwenden. Der Verstärker 24 in der in 6 dargestellten Schaltung 60 verfügt über einen invertierenden Eingang vIN+ und einen nicht invertierenden Eingang vIN– sowie über einen invertierenden Ausgang vO– und einen nicht invertierenden Ausgang vO+. Die Differenzialverstärkung avd ist definiert als das Verhältnis zwischen dem Differenzialausgang vO+ – vO– und dem Differenzialeingang vIN+ – vIN–. Wie bei der Schaltung in 3 und 4 ist die Differenzialverstärkung avd vorzugsweise im Wesentlichen gleich (1 + k), oder es gilt k = m/n oder k = (1 + m)/n. 6A zeigt die elektrische Verbindung während der Übertragungsphase.

In 7A bis 7E sind verschiedene Umsetzungen des Differenzialverstärkers 24 in 6 gezeigt. In der in 7A gezeigten Schaltung weist der Verstärker 24 zwei Eingangs-NMOS-Transistoren M1 und M2 sowie zwei Lastwiderstände R1 und R2 auf. Über die Stromquelle ISS wird der Verstärker vorgespannt. Die Differenzialverstärkung des Verstärkers ist durch die Transkonduktanz gm der Eingangstransistoren und den Wert R der Lastwiderstände bestimmt: avd = gmR(20)

In der in 7B gezeigten Schaltung weist der Verstärker 24 zwei Eingangs-NMOS-Transistoren M1 und M2 sowie zwei Lasttransistoren M3 und M4 auf. Über die Stromquelle ISS wird der Verstärker vorgespannt. Die Verstärkung des Verstärkers ist durch das Verhältnis der Transkonduktanz zwischen den Eingangstransistoren und Lasttransistoren bestimmt.

7C zeigt eine weitere Ausführungsform des Differenzialverstärkers 24 mit zwei Eingangs-NMOS-Transistoren M1 und M2 sowie zwei Lasttransistoren M3 und M4. Durch die Stromquelle ISS wird der Verstärker vorgespannt. Die Verstärkung des Verstärkers ist durch das Verhältnis der Transkonduktanz zwischen den Eingangstransistoren und Lasttransistoren bestimmt. Die Offsetspannung zwischen Eingang und Ausgang ist über die Steuerspannung VBIAS einstellbar.

7D zeigt noch eine andere Ausführungsform des Differenzialverstärkers 24 mit zwei Eingangs-NMOS-Transistoren M1 und M2 sowie zwei PMOS-Lasttransistoren M3 und M4. Durch die Stromquelle ISS ist der Verstärker vorgespannt. Die Steuerspannung VBIAS wird dazu verwendet, die Betriebsbereiche für die Transistoren einzustellen und die Gleichstrom-Ausgangsruhespannung sowie die Verstärkung des Verstärkers zu steuern. So werden zum Beispiel durch eine Einstellung von VBIAS in Richtung zur Spannungsversorgung VDD M1 und M2 in Sättigung gehalten, während M3 und M4 in den Triodenbereich getrieben werden. Das Ergebnis besteht in einer niedrigeren Gleichstrom-Ausgangsruhespannung und einer niedrigeren Verstärkung. Wenn VBIAS in Richtung Masse absinkt, arbeiten alle Transistoren M1–M4 in der Sättigung, und die Gleichstrom-Ausgangsruhespannung wird höher, während auch die Verstärkung zunimmt. Eine weitere Reduzierung von VBIAS in Richtung Masse führt dazu, dass M1 und M2 im Triodenbereich und M3 und M4 in der Sättigung arbeiten, wodurch eine noch höhere Gleichstrom-Ausgangsruhespannung und eine niedrigere Verstärkung bereitgestellt werden. Deshalb können durch Anwendung der Umsetzung des in 7D gezeigten Differenzialverstärkers sowohl die Gleichstrom-Ausgangsruhespannung als auch die Verstärkung eingestellt werden, was bei gewissen Anwendungen von Vorteil sein kann.

7E zeigt noch eine weitere Ausführungsform des Differenzialverstärkers 24 mit einer ersten Source-Folger-Schaltung, die M1 umfasst, und einer ersten Stromquelle mit einem Wert IBIAS1, und einer zweiten Source-Folger-Schaltung, die M2 umfasst, und einer zweiten Stromquelle mit demselben Wert IBIAS1. Ein Source-Folger stellt eine Pufferschaltung dar und ist nicht in der Lage, eine Spannungsverstärkung bereitzustellen. Bei dieser Ausführungsform wird durch das differenzielle Paar mit M3, M4 und die dritte Stromquelle mit einem Wert IBIAS2 eine positive Rückkopplung bereitgestellt, wodurch sich die Differenzialverstärkung auf über Eins erhöht, wie es in der vorliegenden Erfindung bevorzugt ist. Die Differenzialverstärkung kann auf den gewünschten Wert, beispielsweise auf den in Gleichung (19) angegebenen Wert eingestellt werden, indem IBIAS2 gesteuert wird, was wiederum das Ausmaß der positiven Rückkopplung steuert.

Die in 4, 5, 6 und 7 gezeigten Spannungsverstärker können in manchen Fällen einen erheblichen Gleichstromversatz zwischen ihren Eingangs- und Ausgangsspannungen aufweisen (eine ”Offsetspannung” des Spannungsverstärkers). Wie nachstehend weiter erörtert werden wird, kann die Offsetspannung eines Verstärkers in manchen Ausführungsformen auf vorteilhafte Weise in einigen Analog-Digital-Wandler-(ADC)-Konfigurationen eingesetzt werden, um absichtlich eine Referenzspannung bereitzustellen, die von der Eingangsspannung VIN subtrahiert wird, um so eine Ausgangsspannung VO aus einer geschalteten Kondensatorschaltung für eine weitere Verarbeitung im ADC bereitzustellen. Jedoch kann bei anderen Ausführungen, in denen geschaltete Kondensatorschaltungen eingebunden sind, dieser Offset der Spannungsverstärker seinerseits einen unerwünschten Fehler in der während der Übertragungsphase bereitgestellten Ausgangsspannung VO der Schaltung (z. B. der Schaltungen 20, 30, 40 und/oder 60) nach sich ziehen. Dementsprechend kann in einer anderen Ausführungsform ein potenzieller Ausgangsspannungsfehler, der aus einem Offset von Spannungsverstärkern erwächst, erforderlichenfalls deutlich abgeschwächt werden, indem die Schaltungskonfiguration so modifiziert wird, dass während der Abtastphase die Spannungsverstärker auch während des Abtastens der Eingangsspannungen VINP und VINN in der Schaltung enthalten sind. In 8 ist eine solche Ausführungsform in einer Schaltung 80 dargestellt. 8A stellt die elektrischen Verbindungen während einer Abtastphase einer spezifischen Umsetzung dieser Ausführungsform unter Verwendung von invertierenden Verstärkern 24 und 25 dar. In 8 sind während der Abtastphase die parallel angeordneten Kondensatoren zwischen den Eingangsspannungen VINP und VINN und den Ausgängen der Verstärker 24 und 25 angeschlossen. Die Eingänge der Verstärker 24 und 25 sind ihrerseits auf die Gleichtaktspannung VCM aufgeschaltet. Somit wird der Anteil der Ladung, der während der Abtastphase gespeichert wird und dem Offset der Verstärker 24 und 25 zuzuschreiben ist, während der Übertragungsphase, deren elektrische Verbindung in 8B gezeigt ist, effektiv neutralisiert.

Offsetspannungen von Spannungsverstärkern können auch noch unter weiteren Aspekten vorteilhaft eingesetzt werden.

Beispielsweise wird in ADCs mit geschalteten Kondensatoren wie zum Beispiel in Pipeline-, algorithmischen und Delta-Sigma-ADCs die Eingangsspannung VIN abgetastet, eine quantisierte Eingangsspannung wird von der abgetasteten Eingangsspannung subtrahiert, und dann wird das Ergebnis über eine fest vorgegebene Verstärkung (z. B. über einen Operationsverstärker) verstärkt oder integriert. Das verstärkte Ergebnis (z. B. der Ausgang eines Operationsverstärkers) wird typischerweise als ”Restspannung” bezeichnet, die dann zu einer anderen Stufe des ADC zur weiteren Verarbeitung und/oder für eine zusätzliche Auflösung weitergereicht wird.

In einigen Implementierungen von ADCs mit geschaltetem Kondensator beruht die quantisierte Eingangsspannung, die von der abgetasteten Eingangsspannung subtrahiert wird, zumindest teilweise auf einer Referenzspannung (d. h. ein Vielfaches einer Referenzspannung stellt die quantisierte Eingangsspannung dar, die wiederum von der abgetasteten Eingangsspannung subtrahiert wird). Unter vorübergehendem Rückbezug auf 1B, in der die Übertragungsphase der Schaltung 10 von 1 dargestellt ist, kann zur Erzielung einer derartigen Subtraktion einer Referenzspannung von der abgetasteten Eingangsspannung der Kondensator C1 während der Übertragungsphase auf eine Referenzspannung VREF aufgeschaltet werden (anstatt den Kondensator C1 auf die Gleichtaktspannung VCM aufzuschalten, wie in 1B gezeigt ist). Diese Situation ist in 9 dargestellt. Die Ausgangsspannung VO in 9 lässt sich dann angeben mit: VO = (n + 1)VIN – nVREF(21)wobei, je nach der Polarität der Referenzspannung VREF, ein Vielfaches n des Absolutwerts der Referenzspannung VREF zu einem Vielfachen (n + 1) der Eingangsspannung VIN hinzuaddiert oder von dieser abgezogen werden kann.

Bei einigen Umsetzungen von ADCs mit geschaltetem Kondensator wird die quantisierte Eingangsspannung, die von einer abgetasteten Eingangsspannung subtrahiert wird, zum Teil durch den Betrieb eines ”Flash-ADC” mit niedriger Auflösung erzeugt. Wie in der Technik bekannt ist, wird bei einem Flash-ADC eine lineare Spannungsleiter mit einem Komparator an jeder Sprosse der Leiter verwendet, um die abgetastete Eingangsspannung mit aufeinanderfolgenden Referenzspannungen zu vergleichen. Die Auflösung des Flash-ADC (d. h. die Anzahl von Bits im digitalen Ausgabecode) kann zum Beispiel von einem Bit bis zu fünf Bits reichen, wobei die Anzahl von für den Flash-ADC erforderlichen Komparatoren mit der Anzahl von Bits in Verbindung steht (z. B. umfasst ein 1-Bit-Flash-ADC einen einzelnen Komparator, während ein 5-Bit-Flash-ADC 31 Komparatoren aufweist). Die Subtraktion der quantisierten Eingangsspannung erfolgt, indem während der Übertragungsphase des Betriebs ein oder mehrere Eingangskondensatoren auf eine oder mehrere Referenzspannungen aufgeschaltet werden, wobei die Anzahl von Eingangskondensatoren auf der Auflösung (der Anzahl von Bits im Ausgabecode) des Flash-ADC beruht.

10 stellt ein Beispiel gemäß einer Ausführungsform einer geschalteten Kondensatorschaltung 100 dar, die eine Pipeline-ADC-Stufe mit einem Bit pro Stufe aufweist, wobei ein 1-Bit-Flash-ADC einen einzelnen Komparator 26 enthält. Die Schaltung 100 von 10 weist auch zwei Differenzialverstärker 241 und 242 mit unterschiedlichen Offsetspannungen auf, um entsprechende Referenzspannungen VREFP bzw. VREFN bereitzustellen. Die Schalter S1N, S2P, S2N, S3P und S3N werden so betrieben, dass die Schaltung 100 in einer Abtastphase bzw. einer Übertragungsphase konfiguriert wird. Während der Abtastphase von 10 ist die Schaltung 100 wie in 10A gezeigt elektronisch konfiguriert, d. h. die positive Eingangsspannung VINP liegt an beiden Kondensatoren C1P und C2P an, die in einer parallelen Konfiguration angeordnet sind, und die negative Eingangsspannung VINN liegt entsprechend an beiden Kondensatoren C1N und C2N an, die in einer parallelen Konfiguration angeordnet sind, und die Eingangsspannungen VINP und VINN werden auch an den Komparator 26 des 1-Bit-Flash-ADC angelegt. Die Differenzialeingangsspannung VIN ist gleich VINP – VINN, und die Differenzialreferenzspannung VREF ist gleich VREFP – VREFN.

Gemäß einer Ausführungsform, die sich auf das vorhergehende Konzept bezieht, kann die differenzielle Referenzspannung VREF im Kontext der Vorteile bereitgestellt werden, die durch die Abschnitte der in 3, 4 und 6 gezeigten Schaltungen ermöglicht werden (d. h. Übertragungsphasenkonfigurationen, die einen oder mehrere Spannungsverstärker enthalten), indem eine erhebliche Offsetspannung von Spannungsverstärkern verwendet wird, um die differenzielle Referenzspannung VREF bereitzustellen. Ein derartiger Spannungsverstärker mit einer gewollten und signifikanten Offsetspannung wird hier als ”Pegelverschiebungs-Spannungsverstärker” bezeichnet. Mit Bezugnahme auf 10, bei der die Differenzialverstärker 241 und 242 als ein in 7A gezeigtes, widerstandsbelastetes differenzielles Paar realisiert sind, entspricht die Gleichstrom-Offsetspannung VOS der Differenz zwischen der Gleichstrom-Ausgangsruhespannung und der Eingangsspannung, da die nominale Gleichstromeingangsspannung auf VCM liegt und die Gleichstromausgangsspannung des Verstärkers 241 auf VDD – R1ISS1/2 liegt, wobei es sich bei R1 und ISS1 um den Wert der Lastwiderstände bzw. den Vorspannungsstrom des Verstärkers 241 handelt. Dementsprechend ist die durch den Verstärker 241 bereitgestellte erste Referenzspannung VREFP gleich VDD – VCM – R1ISS1/2, da die nominale Gleichstromeingangsspannung auf VCM liegt und die Gleichstromausgangsspannung des Verstärkers 242 auf VDD – R2ISS2/2 liegt, wobei R2 und ISS2 den Wert der Lastwiderstände bzw. den Vorspannungsstrom des Verstärkers 242 darstellen. Die durch den Verstärker 242 bereitgestellte zweite Referenzspannung VREFN ist VDD – VCM – R2ISS2/2. Die Differenz zwischen den beiden Offsetwerten, also VREFP – VREFN, kann dazu verwendet werden, die Addition oder Subtraktion einer Referenzspannung zu einem Vielfachen der Eingangsspannung VIN bzw. von einem Vielfachen der Eingangsspannung VIN bereitzustellen, und zwar unter der Voraussetzung, dass die Verstärker 241 und 242 nicht in der Schaltungskonfiguration der Abtastphase enthalten sind (d. h. die in 8 gezeigte Konfiguration wird in dieser Ausführungsform nicht verwendet). Genauer gesagt, wird in dieser Ausführungsform während der Abtastphase die positive Eingangsspannung VINP jeweils an den Kondensatoren C1P und C2P bzw. die negative Eingangsspannung VINN jeweils an den Kondensatoren C1N und C2N abgetastet, jeweils mit Bezug auf die System-Gleichtaktspannung VCM (siehe 1A). Während der Übertragungsphase werden die Kondensatoren C1P und C1N je nach dem Ausgang D des Komparators von den Verstärkern 241 und 242 wie in 10A gezeigt angesteuert, in der die elektrischen Verbindungen während der Übertragungsphase gezeigt sind. Wenn der Komparatorausgang D gleich ”1” ist, wird der Schalter S1P auf Position ”2” umgelegt und der Schalter S1N auf Position ”3”. Dadurch wird die Offsetspannung des Verstärkers 241 an den Kondensator C1P und die Offsetspannung des Verstärkers 242 an den Kondensator C1N angelegt, wodurch die Referenzspannung VREF von der differenziellen Restspannung effektiv subtrahiert wird. Wenn andererseits der Komparatorausgang D gleich ”0” ist, wird der Schalter S1P auf Position ”3” und der Schalter S1N auf Position ”2” umgelegt. Dadurch wird die Offsetspannung des Verstärkers 242 an den Kondensator C1P angelegt, und die Offsetspannung des Verstärkers 241 wird an den Kondensator C1N angelegt, wodurch die Referenzspannung VREF effektiv zur differenziellen Restspannung hinzuaddiert wird.

Bei differenziellen ADCs ist es erwünscht, je nach den digitalen Codes die Referenzspannung entweder von der Restspannung zu subtrahieren oder sie hinzuzuaddieren. Die Subtraktion der positiven Referenzspannung VREFP von einer abgetasteten Eingangsspannung lässt sich mit einem Spannungsverstärker mit einer positiven Offsetspannung bewerkstelligen, während die Addition der negativen Referenzspannung VREFN zu einer abgetasteten Eingangsspannung mit einem Spannungsverstärker mit einer negativen Offsetspannung erreicht werden kann. Die effektive Referenzspannung VREF entspricht der Differenz VREFP – VREFN. In einigen Umsetzungen kann die Spannung VREF auch so eingestellt werden, dass ein gewünschter Absolutwert von VREF addiert oder subtrahiert werden kann.

In der Abtastphase vergleicht der Komparator 26 des Flash-ADC die Differenzialeingangsspannung VIN mit 0 und liefert als Ausgang einen digitalen 1-Bit-Ausgabecode D gemäß: D = 1ifVIN > 0
D = –1ifVIN < 0(22)

Während der in 10A gezeigten Übertragungsphase sind bei einem der Zustände des digitalen 1-Bit-Ausgabecodes D die Schalter S1P und S1N so betätigt, dass die Eingangskondensatoren C1P auf die durch den Ausgang VOP1 des Verstärkers 241 (VA1) bereitgestellte positive Referenzspannung VREFP aufgeschaltet werden und der Eingangskondensator C1N auf die durch den Ausgang VON2 des Verstärkers 242 (VA2) bereitgestellte negative Referenzspannung VREFN aufgeschaltet wird. Bei den anderen Zuständen von D sind die Schalter S1P und S1N so betätigt, dass der Eingangskondensator C1P auf die durch den Ausgang VOP2 des Verstärkers 241 (VA1) bereitgestellte negative Referenzspannung VREFN aufgeschaltet und der Eingangskondensator C1N auf die durch den Ausgang VON1 des Verstärkers 242 (VA2) bereitgestellte positive Referenzspannung VREFP aufgeschaltet wird.

Wenn C1 = C2, ergibt sich die Differenzialausgangsspannung durch:

In einer beispielhaften Umsetzung kann der Absolutwert der beiden Referenzspannungen VREF1 und VREF2 (über die Offsetspannungen der Spannungsverstärker VA1 bzw. VA2 bereitgestellt) identisch sein, und die jeweiligen Referenzspannungen können entgegengesetzte Polaritäten haben. Bei diesem Beispiel wird der Absolutwert der differenziellen Referenzspannung VREF dementsprechend als quantisierte Eingangsspannung zur abgetasteten Differenzialeingangsspannung VIN während der Übertragungsphase für einen Zustand von D hinzuaddiert, und für den anderen Zustand von D wird der Absolutwert der differenziellen Referenzspannung VREF als quantisierte Eingangsspannung von der abgetasteten Differenzialeingangsspannung VIN während der Übertragungsphase subtrahiert. Es sollte jedoch klar sein, dass in anderen Ausführungsformen die jeweiligen Absolutwerte für die Referenzspannungen VREFP und VREFN unterschiedlich sein können und/oder die jeweiligen Polaritäten der Referenzspannungen VREFP und VREFN identisch sein können; somit sind in unterschiedlichen erfindungsgemäßen Ausführungsformen eine Vielzahl von jeweiligen Referenzspannungen ins Auge gefasst.

Wie vorstehend erläutert, kann in verschiedenen Ausführungsformen eine Referenzspannung über eine bestimmte Ausführung eines Pegelverschiebungs-Spannungsverstärkers realisiert werden, was eine bestimmte Offsetspannung für den Spannungsverstärker nach sich zieht. Eine gegebene Referenzspannung, die letzten Endes über das 1-Bit-Ausgangssignal D des Flash-ADC und die Schalter S1P und S1N ausgewählt wird, wird als quantisierte Eingangsspannung auf die abgetastete Differenzialeingangsspannung VIN aufgeschaltet, um entsprechend obiger Gleichung (19) eine Differenzialausgangsspannung VO bereitzustellen, die als Restspannung dienen kann (z. B. in einer gegebenen Stufe eines Pipeline-ADC).

Wie zuvor in Verbindung mit 5 und 7 erläutert, sind gemäß verschiedenen hier offenbarten erfindungsgemäßen Ausführungsformen verschiedene Beispiele von Umsetzungen von Pegelverschiebungs-Verstärkern 241 und 242 ins Auge gefasst. Die Einstellung der Verstärkung und des Offset kann wie beschrieben in Verbindung mit verschiedenen Umsetzungsbeispielen in 5A bis 5C und 7A bis 7E bereitgestellt werden.

In noch einer weiteren Ausführungsform, die in 11A und 11B gezeigt ist, wird eine Pipeline-Stufe mit mehreren Bits pro Stufe bereitgestellt, die einen Multi-Bit-Flash-ADC 28 (FLA) aufweist, der einen digitalen M-Bit-Ausgabecode 32 bereitstellt, und mehrere positive Eingangskondensatoren C1P–CNP sowie mehrere negative Eingangskondensatoren C1N–CNN aufweist, die je nach dem Flash-ADC-Ausgabecode 32 während der Übertragungsphase auf die Ausgänge zweier Spannungsverstärker VA1 oder VA2 aufgeschaltet werden, und zwar auf eine Weise, die der in Verbindung mit dem in 10 gezeigten ADC mit einem Bit pro Stufe ähnlich ist. In beispielhaften Ausführungen ist die Anzahl N von Eingangskondensatoren gleich 2M – 1 (wobei M die Anzahl von Bits des digitalen Ausgabecodes 32 ist). Während der in 11A gezeigten Abtastphase wird die positive Eingangsspannung VINP gleichzeitig an mehrere positive Eingangskondensatoren C1P–CNP und den Integrationskondensator CN+1P angelegt, die in einer parallelen Konfiguration angeordnet sind, und die negative Eingangsspannung VINN wird gleichzeitig an mehrere negative Eingangskondensatoren C1N–CNN und den Integrationskondensator CN+1N, die in einer parallelen Konfiguration angeordnet sind, und an den FLA 28 angelegt. Während der in 11B gezeigten Übertragungsphase werden mehrere Schalter (S1P–SNP) und (S1N–SNN) durch den Ausgabecode 32 des FLA 28 so betätigt, dass einer oder mehrere der positiven Eingangskondensatoren C1P–CNP auf Ausgänge VOP1 bzw. VOP2 der Spannungsverstärker 241 und 242 aufgeschaltet werden, und einer oder mehrere der negativen Eingangskondensatoren C1N–CNN auf Ausgänge VON1 bzw. VON2 der Spannungsverstärker 241 und 242 aufgeschaltet werden, um so eine quantisierte Eingangsspannung bereitzustellen, die zu der abgetasteten Differenzialeingangsspannung VIN hinzuzuaddieren oder von dieser zu subtrahieren ist. Genauer gesagt, werden während der Übertragungsphase zumindest einer der mehreren Eingangskondensatoren, der Integrationskondensator und der erste Spannungsverstärker oder zweite Spannungsverstärker auf den Operationsverstärker aufgeschaltet, und zwar zumindest teilweise beruhend auf dem digitalen M-Bit-Ausgabecode 32 der Flash-ADC FLA 28, um einen Bruchteil der entsprechenden differenziellen Referenzspannung von der Eingangsspannung zu subtrahieren, um so die Ausgangsspannung aus dem Operationsverstärker bereitzustellen, wobei der Bruchteil zumindest teilweise auf dem digitalen Wert des digitalen M-Bit-Ausgabecodes 32 beruht.

Obwohl hierin verschiedene Ausführungsformen der Erfindung beschrieben und dargestellt sind, wird der Durchschnittsfachmann ohne Weiteres eine Reihe anderer Mittel und/oder Strukturen zur Ausführung der Funktion und/oder zum Erreichen der Ergebnisse und/oder eines oder mehrerer der hierin beschriebenen Vorteile ersinnen können, und jede dieser Änderungen und/oder Modifikationen soll im Bereich der hierin beschriebenen Ausführungsformen der Erfindung eingeschlossen sein. Allgemeiner wird der Durchschnittsfachmann ohne weiteres erkennen, dass sämtliche Parameter, Abmessungen, Materialien und Konfigurationen, die hierin beschrieben sind, beispielhaft sein sollen, und dass die tatsächlichen Parameter, Abmessungen, Materialien und/oder Konfigurationen von der jeweiligen Anwendung oder den jeweiligen Anwendungen abhängen, für die die Lehren der Erfindung verwendet werden. Der Fachmann wird viele Äquivalente der hierin beschriebenen, konkreten Ausführungsformen der Erfindung erkennen oder lediglich unter Einsatz von routinemäßigem Experimentieren herauszufinden in der Lage sein. Daher sei klargestellt, dass die obigen Ausführungsformen nur beispielhaft angegeben sind, und dass innerhalb des Bereichs der beigefügten Ansprüche und ihrer Äquivalente Ausführungsformen der Erfindung anders verwirklicht werden können als konkret beschrieben und beansprucht ist. Erfindungsgemäße Ausführungsformen der vorliegenden Offenbarung sind auf jedes einzelne Merkmal, System, Material, Kit sowie auf jeden einzelnen Gegenstand und/oder jedes einzelne hierin beschriebene Verfahren gerichtet. Außerdem liegt jede Kombination aus zwei oder mehr von diesen Merkmalen, Systemen, Gegenständen, Materialien, Kits und/oder Verfahren, falls solche Merkmale, Systeme, Gegenstände, Materialien, Kits und/oder Verfahren nicht zueinander widersprüchlich sind, im Bereich des erfindungsgemäßen Umfangs der vorliegenden Offenbarung.

Die vorstehend beschriebenen Ausführungsformen der Erfindung können beliebig auf vielerlei Art und Weise umgesetzt werden. So können einige Ausführungsformen zum Beispiel unter Verwendung von Hardware, Software oder einer Kombination hiervon realisiert werden. Wenn irgendein Aspekt einer Ausführungsform zumindest teilweise in Software realisiert wird, kann der Softwarecode auf einem beliebigen geeigneten Prozessor oder einer Zusammenstellung von Prozessoren ausgeführt werden, ungeachtet dessen, ob diese nun in einem einzelnen Computer vorgesehen oder auf mehrere Computer verteilt sind.

Zudem kann die hier beschriebene Technologie als Verfahren ausgeführt werden, von dem zumindest ein Beispiel bereitgestellt wurde. Die Einzelvorgänge, die als Teil des Verfahrens ausgeführt werden, können in jede Reihenfolge gebracht werden. Dementsprechend können Ausführungsformen erstellt werden, bei denen Einzelvorgänge in einer anderen Reihenfolge ausgeführt werden, als dargestellt ist, was die gleichzeitige Durchführung mancher Einzelvorgänge umfassen kann, auch wenn sie in erläuternden Ausführungsformen als aufeinanderfolgende Einzelvorgänge dargestellt sind.

Alle hier spezifizierten und verwendeten Definitionen sollten so aufgefasst werden, dass sie durch wörterbuchmäßige Definitionen, Definitionen in durch Bezugnahme aufgenommenen Dokumenten und/oder gewöhnliche Bedeutungen der definierten Ausdrücke bestimmt sind.

Die unbestimmten Artikel ”ein” und ”eine”, wie sie hier in der Beschreibung und in den Ansprüchen verwendet werden, sollten so aufgefasst werden, dass sie ”mindestens ein(e)” bedeuten, solange nicht ausdrücklich etwas Gegenteiliges angegeben ist.

Der Ausdruck ”und/oder”, wie er hier in der Beschreibung und in den Ansprüchen verwendet wird, sollte so aufgefasst werden, dass ”eines oder beide” der so miteinander verbundenen Elemente gemeint ist, d. h. als Elemente, die in einigen Fällen konjunktiv vorhanden und in anderen Fällen disjunktiv vorhanden sind. Mehrere Elemente, die mit ”und/oder” aufgeführt sind, sollten auf dieselbe Weise aufgefasst werden, d. h. als ”ein oder mehrere” der so verbundenen Elemente. Außer den Elementen, die spezifisch durch die Klausel ”und/oder” angegeben sind, können optional weitere Elemente vorhanden sein, und zwar unabhängig davon, ob sie nun mit diesen spezifisch angegebenen Elementen in Zusammenhang stehen oder nicht. Somit kann als nicht einschränkendes Beispiel ein Bezug auf ”A und/oder B”, wenn er in Verbindung mit einer offenen Ausdrucksweise wie etwa ”aufweisend” verwendet wird, sich in einer Ausführungsform nur auf A beziehen (optional unter Einschluss anderer Elemente als B); in einer anderen Ausführungsform nur auf B (optional unter Einschluss anderer Elemente als A); in noch einer anderen Ausführungsform sowohl auf A als auch auf B (optional unter Einschluss weiterer Elemente); etc.

In der hier vorzufindenden Verwendung in der Beschreibung und den Ansprüchen sollte ”oder” so aufgefasst werden, dass es dieselbe Bedeutung hat wie das vorstehend definierte ”und/oder”. Zum Beispiel sollte bei einer gesonderten Aufzählung von Elementen in einer Liste ”oder” oder ”und/oder” als inklusiv aufgefasst werden, was die Einbeziehung von mindestens einem Element, aber auch von mehr als einem Element aus einer Anzahl oder Auflistung von Elementen bedeutet, und optional auch von zusätzlichen, nicht aufgeführten Elementen. Nur eindeutig gegenteilig angegebene Begriffe, wie zum Beispiel ”nur ein/eine/eines von” oder ”exakt ein/eine/eines von”, oder bei Verwendung in den Ansprüchen, ”bestehend aus”, beziehen sich auf die Einbeziehung von exakt einem Element aus einer Anzahl oder Auflistung von Elementen. Allgemein soll der Begriff ”oder”, wie er hierin verwendet wird, nur so aufgefasst werden, dass damit sich ausschließende Alternativen angegeben sind (d. h. ”der/die/das eine oder andere, aber nicht beide”), wenn ihnen Begriffe der Ausschließlichkeit vorausgehen wie zum Beispiel ”entweder”, ”ein/eine/eines von”, ”nur ein/einer/eines von”, oder ”exakt ein/einer/eines von”. ”Im Wesentlichen bestehend aus”, wenn in den Ansprüchen verwendet, soll seine übliche Bedeutung haben, wie sie auf dem Gebiet des Patentrechts verwendet wird.

Der Ausdruck ”mindestens ein/einer/eine” soll in der hier vorzufindenden Verwendung in der Beschreibung und den Ansprüchen in Bezug auf eine Auflistung von einem oder mehreren Elementen so aufgefasst werden, dass zumindest ein Element gemeint ist, das aus einem beliebigen oder aus mehreren der Elemente in der Auflistung von Elementen ausgewählt ist, aber nicht notwendigerweise jedes einzelne Element umfasst, das in der Auflistung von Elementen spezifisch aufgeführt ist, und auch nicht so, dass irgendwelche Kombinationen von Elementen in der Auflistung von Elementen ausgeschlossen werden. Diese Definition ermöglicht auch, dass optional andere Elemente vorhanden sein können als die ausdrücklich in der Auflistung von Elementen ausgewiesenen Elemente, auf die sich der Ausdruck ”mindestens ein/einer/eine” bezieht, ungeachtet dessen, ob sie sich auf diese ausdrücklich ausgewiesenen Elemente beziehen oder nicht. Folglich kann sich, als nicht einschränkendes Beispiel, ”zumindest eines von A und B” (oder in äquivalenter Weise ”zumindest eines von A oder B” oder in äquivalenter Weise ”zumindest eines von A und/oder B”) in einer Ausführungsform auf wenigstens ein A beziehen, optional mehr als ein A umfassend, wobei kein B vorhanden ist (und optional andere Elemente als B umfasst sind); in einer anderen Ausführungsform auf mindestens ein B, optional mehr als ein B umfassend, wobei kein A vorhanden ist (und optional andere Elemente als A umfasst sind); in noch einer Ausführungsform auf mindestens ein A, optional mehr als ein A einschließend, und mindestens ein B, optional mehr als ein B umfassend (und optional weitere Elemente einschließend); etc.

In den Ansprüchen sowie in der vorstehenden Beschreibung sollen alle Verlaufsformen wie zum Beispiel ”aufweisend”, ”umfassend”, ”tragend”, ”beinhaltend”, ”enthaltend”, ”beteiligend”, ”haltend”, ”zusammengesetzt aus”, und dergleichen als offen aufgefasst werden, d. h. sind so zu verstehen, dass sie umfassend, aber nicht einschränkend sind. Lediglich die Verlaufsformen ”bestehend aus” und ”im Wesentlichen bestehend aus” sollen als geschlossene bzw. halb geschlossene Übergangsformulierungen aufgefasst werden, wie im Handbuch der Patentprüfverfahren des US-Patentamts dargelegt.