Title:
NICHTFLÜCHTIGER STATISCHER 10T-DIREKTZUGRIFFSSPEICHER
Kind Code:
T5


Abstract:

Ein Speicher, der eine Anordnung von nvSRAM-Zellen umfasst, und ein Verfahren zum Betreiben desselben werden bereitgestellt. Eine nvSRAM-Zelle umfasst eine flüchtige Ladungsspeicherschaltung und eine nichtflüchtige Ladungsspeicherschaltung, die genau Folgendes umfasst: ein nichtflüchtiges Speicherelement (NVM-Element), einen ersten Transistor, der mit dem NVM-Element gekoppelt ist, über den Daten wahr mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist, einen zweiten Transistor der mit dem NVM-Element gekoppelt ist, über den ein Komplement der Daten mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist, und einen dritten Transistor, über den das NVM-Element mit einer positiven Spannungsversorgungsleitung (VCCT) gekoppelt ist. In einer Ausführungsform ist der erste Transistor mit einem ersten Knoten des NVM-Elements gekoppelt, ist der zweite Transistor mit einem zweiten Knoten des NVM-Elements gekoppelt und ist der dritte Transistor zwischen dem ersten Knoten und VCCT gekoppelt ist. Weitere Ausführungsformen werden offenbart.




Inventors:
Tandingan, Joseph S., Calif. (San Jose, US)
Still, David, Col. (Colorado Springs, US)
Siman, Jesse J., Calif. (San Jose, US)
Ashokkumar, Jayant, Calif. (Colorado Springs, US)
Application Number:
DE112015004023T
Publication Date:
05/18/2017
Filing Date:
10/20/2015
Assignee:
Cypress Semiconductor Corporation (Calif., San Jose, US)
International Classes:



Attorney, Agent or Firm:
Murgitroyd & Company, 80636, München, DE
Claims:
1. Ein Speicher, der Folgendes beinhaltet:
eine Anordnung von nichtflüchtigen statischen Zugriffsspeicherzellen (nvSRAM-Zellen), wobei jede nvSRAM-Zelle Folgendes beinhaltet:
eine flüchtige Ladungsspeicherschaltung; und
eine nichtflüchtige Ladungsspeicherschaltung, die genau Folgendes beinhaltet: ein nichtflüchtiges Speicherelement (NVM-Element), einen ersten Transistor, der mit dem NVM-Element gekoppelt ist, über den Daten mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist, einen zweiten Transistor, der mit dem NVM-Element gekoppelt ist, über den ein Komplement der Daten mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist, und einen dritten Transistor, über den das NVM-Element mit einer positiven Spannungsversorgungsleitung (VCCT) gekoppelt ist.

2. Speicher gemäß Anspruch 1, wobei der erste Transistor mit einem ersten Knoten des NVM-Elements gekoppelt ist, der zweite Transistor mit einem zweiten Knoten des NVM-Elements gekoppelt ist und der dritte Transistor zwischen VCCT und dem ersten Knoten des NVM-Elements gekoppelt ist.

3. Speicher gemäß Anspruch 1, wobei der dritte Transistor zwischen VCCT und einem ersten Knoten des NVM-Elements gekoppelt ist und der erste und zweite Transistor mit einem zweiten Knoten des NVM-Elements gekoppelt sind.

4. Speicher gemäß Anspruch 1, wobei die flüchtige Ladungsspeicherschaltung einen kreuzgekoppelten statischen Direktzugriffsspeicher-Zwischenspeicher (SRAM-Zwischenspeicher) beinhaltet, der einen Daten-wahr-Knoten (dt), der mit einer Bitleitung (BT) und dem ersten Transistor des NVM-Elements gekoppelt ist, und einen Daten-Komplement-Knoten (dc), der mit einer Bitleitung Komplement (BC) und dem zweiten Transistor des NVM-Elements gekoppelt ist, beinhaltet.

5. Speicher gemäß Anspruch 4, wobei das NVM-Element genau einen Silizium-Oxid-Nitrid-Oxid-Silizium-Transistor (SONOS-Transistor) oder genau einen Floating-Gate-MOS-Feldeffekt-Transistor (FGMOS-Transistor) beinhaltet.

6. Speicher gemäß Anspruch 1, der ferner ein Verarbeitungselement beinhaltet, um Steuersignale an jede der nvSRAM-Zellen auszugeben, um einen SPEICHER-Vorgang und einen ABRUF-Vorgang auszuführen.

7. Speicher gemäß Anspruch 6, wobei das Verarbeitungselement konfiguriert ist, um Steuersignale auszugeben, sodass von der nichtflüchtigen Ladungsspeicherschaltung in die flüchtige Ladungsspeicherschaltung abgerufene Daten nicht für jeden ABRUF-Vorgang invertiert werden.

8. Speicher gemäß Anspruch 9, wobei das Verarbeitungselement konfiguriert ist, um Steuersignale für den SPEICHER-Vorgang auszugeben, die Steuersignale für das normale Programmieren beinhalten, bei dem der erste Transistor eingeschaltet und der zweite und dritte Transistor ausgeschaltet sind und eine Vielzahl von Programmierimpulsen an einen Gate-Knoten des NVM-Elements angelegt werden, um eine Auswirkung einer dynamischen Schreibsperre (Dynamic Write Inhibit, DWI) zu mildern.

9. Speicher gemäß Anspruch 8, wobei die Vielzahl von Programmierimpulsen, die vom Verarbeitungselement ausgegeben werden, jeweils eine Spitzenspannung von ungefähr 10 V aufweisen.

10. Speicher gemäß Anspruch 8, wobei jeder Programmierimpuls eine Impulsbreite aufweist, die im Wesentlichen gleich einer Zeit zwischen Programmierimpulsen ist.

11. Speicher gemäß Anspruch 9, wobei das Verarbeitungselement konfiguriert ist, um SPEICHER-Vorgang-Steuersignale auszugeben, die ferner Steuersignale zum Bulkprogrammieren, um das NVM-Element auf einen programmierten Zustand einzustellen, und Bulklöschen, um das NVM-Element auf einen gelöschten Zustand einzustellen, vor dem normalen Programmieren, beinhalten.

12. Ein Verfahren zum Betreiben einer nichtflüchtigen statischen Direktzugriffsspeicherzelle (nvSRAM-Zelle), die eine flüchtige Ladungsspeicherschaltung und eine nichtflüchtige Ladungsspeicherschaltung umfasst, wobei das Verfahren Folgendes beinhaltet:
Einschalten eines ersten Transistors in der nichtflüchtigen Ladungsspeicherschaltung, der zwischen einem nichtflüchtigen Speicherelement (NVM-Element) in der nichtflüchtigen Ladungsspeicherschaltung und einem Daten-Knoten (dt) in der flüchtigen Ladungsspeicherschaltung gekoppelt ist;
Ausschalten eines zweiten und dritten Transistors in der nichtflüchtigen Ladungsspeicherschaltung, wobei der zweite Transistor zwischen dem NVM-Element und einem Daten-Komplement-Knoten (dc) in der flüchtigen Ladungsspeicherschaltung gekoppelt ist und der dritte Transistor zwischen dem NVM-Element und einer positiven Spannungsversorgungsleitung (VCCT) gekoppelt ist; und
Anlegen einer Vielzahl von Programmierimpulsen an einen Gate-Knoten des NVM-Elements, um Daten aus der flüchtigen Ladungsspeicherschaltung auf eine nichtflüchtige Ladungsspeicherschaltung zu SPEICHERN, während eine dynamische Schreibsperre (Dynamic Write Inhibit, DWI) vom dt-Knoten gemildert wird, wenn die in der flüchtigen Ladungsspeicherschaltung gespeicherten Daten eine logische „1“ am dt-Knoten sind.

13. Verfahren gemäß Anspruch 12, wobei die Vielzahl von Programmierimpulsen eine Spitzenspannung von ungefähr 10 V beinhalten.

14. Verfahren gemäß Anspruch 12, wobei jeder Programmierimpuls eine Impulsbreite aufweist, die im Wesentlichen gleich einer Zeit zwischen Programmierimpulsen ist.

15. Verfahren gemäß Anspruch 12, das ferner anfängliche Schritte des Bulkprogrammierens, um das NVM-Element auf einen programmierten Zustand einzustellen, und Bulklöschens, um das NVM-Element auf einen gelöschten Zustand einzustellen, beinhaltet.

16. Verfahren gemäß Anspruch 12, wobei das NVM-Element genau einen Silizium-Oxid-Nitrid-Oxid-Silizium-Transistor (SONOS-Transistors) oder genau einen Polysilizium-Floating-Gate-Transistor beinhaltet.

17. Ein Verfahren zum Betreiben einer nichtflüchtigen statischen Direktzugriffsspeicherzelle (nvSRAM-Zelle), das Folgendes beinhaltet:
Abrufen von Daten aus einer nichtflüchtigen Ladungsspeicherschaltung, die genau ein nichtflüchtiges Speicherelement (NVM-Element) in der nvSRAM-Zelle umfasst, auf eine flüchtige Ladungsspeicherschaltung,
wobei die abgerufenen Daten nicht invertiert sind.

18. Verfahren gemäß Anspruch 17, wobei das Abrufen von Daten aus der nichtflüchtigen Ladungsspeicherschaltung Folgendes beinhaltet:
Begrenzen des Stroms durch die nvSRAM-Zelle durch Entkoppeln einer negativen Spannungsversorgungsleitung (VSSI) an die flüchtige Ladungsspeicherschaltung, und Klemmen der Spannung zwischen VSSI und einer ersten positiven Spannungsversorgungsleitung (VCCI), die mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist;
Koppeln einer zweiten positiven Spannungsversorgungsleitung (VCCT) an die nichtflüchtige Ladungsspeicherschaltung mit der Masse (VGND); und
Einschalten eines ersten und zweiten Transistors in der nichtflüchtigen Ladungsspeicherschaltung, wobei der erste Transistor zwischen dem NVM-Element und einem Daten-Knoten (dt) in der flüchtigen Ladungsspeicherschaltung gekoppelt ist und der zweite Transistor zwischen dem NVM-Element und VCCT gekoppelt ist, sodass die im Daten-wahr-Knoten (dt) gespeicherten Daten und in einem Daten-Komplement-Knoten (dc) in der flüchtigen Ladungsspeicherschaltung gespeicherten Daten flippen.

19. Verfahren gemäß Anspruch 18, das ferner Folgendes beinhaltet:
Zwingen eines Gate-Knotens des NVM-Elements auf eine Spannung zwischen einer gelöschten Schwellenspannung (Vte) und einer programmierten Schwellenspannung (Vtp);
Einschalten eines dritten Transistors, der zwischen dem NVM-Element und dem dc-Knoten gekoppelt ist, und Ausschalten des ersten Transistors; und
Abklemmen der Spannung zwischen VSSI und VCCI und Anlegen von VSSI an die nvSRAM-Zelle, um nicht invertierte Daten aus der nichtflüchtigen Ladungsspeicherschaltung zur flüchtigen Ladungsspeicherschaltung zwischenzuspeichern.

20. Verfahren gemäß Anspruch 18, wobei das NVM-Element genau einen Silizium-Oxid-Nitrid-Oxid-Silizium-Transistor (SONOS-Transistors) oder genau einen Polysilizium-Floating-Gate-Transistor beinhaltet.

Description:
QUERVERWEIS AUF VERWANDTE ANMELDUNGEN

Diese Anmeldung beansprucht die Priorität der US-Anmeldung Nummer 14/886,663, eingereicht am 19. Oktober 2015, die Priorität laut 35 U.S.C. 119(e) der vorläufigen US-Patentanmeldung Ser.-Nr. 62/066,770, eingereicht am 21. Oktober 2014, beansprucht, die beide durch Bezugnahme in diese Schrift in ihrer Gesamtheit aufgenommen sind.

TECHNISCHES GEBIET

Diese Offenbarung betrifft allgemein Halbleiterspeicher und insbesondere nichtflüchtige statische Direktzugriffsspeicher (Non-Volatile Static Random-Access Memory, nvSRAM), die nvSRAM-Zellen umfassen, welche eine reduzierte Anzahl an Transistoren und Verfahren zum Betreiben derselben aufweisen.

ALLGEMEINER STAND DER TECHNIK

Computersysteme und tragbare elektronische Vorrichtungen, wie etwa Tablets und Smartphones, erfordern flüchtige und nichtflüchtige Speicherung von Daten mit großer Kapazität und hoher Geschwindigkeit. Vorliegende Typen von Halbleiterspeichern, die eine Kombination von speziellen flüchtigen und nichtflüchtigen Technologien verwenden. Ein Typ eines flüchtigen Speichers ist der statische Direktzugriffsspeicher (SRAM), der häufig unter Verwendung einer bistabilen Transistor-Flip-Flop- oder einer Selbsthalteschaltung implementiert wird. Das Wort „statisch“ weist darauf hin, dass der Speicher seinen Inhalt solange hält, solange Strom angelegt bleibt. „Direktzugriff“ bedeutet, dass Plätze im Speicher in beliebiger Reihenfolge überschrieben oder ausgelesen werden können, unabhängig vom Speicherplatz, auf den zuletzt zugegriffen wurde. SRAMs bieten Vorteile, einschließlich Zuverlässigkeit und schnelles Lesen und Schreiben der gespeicherten Daten, die in der SRAM-Zelle gehaltenen Daten sind jedoch flüchtig. Eine Unterbrechung der Stromversorgungsquelle bewirkt den Verlust der Daten SRAM-Zelle.

Ein nichtflüchtiger SRAM (nvSRAM) umfasst eine SRAM-Zelle, die mit zwei oder mehr nichtflüchtigen Speichertransistoren gekoppelt ist, um in die SRAM-Zelle geschriebene Daten im Fall einer Unterbrechung des Stroms zu speichern. Die nichtflüchtigen Speichertransistoren können auf verschiedene Art implementiert werden, zum Beispiel unter Verwendung eines Silizium-Oxid-Nitrid-Oxid-Silizium-Transistors (SONOS-Transistors) oder eines Floating-Gate-Transistors, in dem eine gespeicherte Ladung die Schwellenspannung des Transistors modifiziert.

Ein Nachteil der vorliegenden nvSRAM-Schaltungen ist ihre begrenzte Dichte und relativ große Speicherzellengröße, welche typischerweise 12 oder mehr Transistoren pro nvSRAM-Zelle umfassen.

Somit besteht ein Bedarf für einen nichtflüchtigen Zwischenspeicher, der die Nachteile der herkömmlichen NVL-Zellenarchitektur überwindet.

KURZDARSTELLUNG

Ein Speicher, der eine Anordnung von nvSRAM-Zellen umfasst, und ein Verfahren zum Betreiben desselben werden bereitgestellt. Jede nvSRAM-Zelle umfasst eine flüchtige Ladungsspeicherschaltung und eine nichtflüchtige Ladungsspeicherschaltung. Die flüchtige Ladungsspeicherschaltung kann einen kreuzgekoppelten statischen Direktzugriffs-Zwischenspeicher (SRAM-Zwischenspeicher) umfassen. Die nichtflüchtige Ladungsspeicherschaltung umfasst oder enthält allgemein genau ein nichtflüchtiges Speicherelement (NVM-Element), einen ersten Transistor, der mit dem NVM-Element gekoppelt ist, über den Data true (Daten wahr) mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist, einen zweiten Transistor, der mit dem NVM-Element gekoppelt ist, über den Data complement (Daten Komplement) mit der flüchtigen Ladungsspeicherschaltung gekoppelt ist, und einen dritten Transistor, über den das NVM-Element mit einer positiven Spannungsversorgungsleitung (VCCT) gekoppelt ist.

In einer einzelnen Ausführungsform ist der erste Transistor mit einem ersten Knoten des NVM-Elements gekoppelt, ist der zweite Transistor mit einem zweiten Knoten des NVM-Elements gekoppelt und ist der dritte Transistor dem ersten Knoten und VCCT gekoppelt. Weitere Ausführungsformen werden offenbart.

In einer anderen Ausführungsform ist der dritte Transistor der nichtflüchtigen Ladungsspeicherschaltung zwischen VCCT und einem ersten Knoten des NVM-Elements gekoppelt und sind der erste und zweite Transistor mit einem zweiten Knoten des NVM-Elements gekoppelt.

Das NVM-Element kann genau einen Silizium-Oxid-Nitrid-Oxid-Silizium-Transistor (SONOS-Transistor) oder genau einen Polysilizium-Floating-Gate-Transistor umfassen oder enthalten.

KURZBESCHREIBUNG DER FIGUREN

Ausführungsformen der vorliegenden Erfindung werden anhand der folgenden detaillierten Beschreibung und der beiliegenden Zeichnungen und der angefügten Ansprüche, die unten bereitgestellt werden, im vollen Umfang verstanden werden, wobei:

1 ein schematisches Diagramm einer nichtflüchtigen statischen Direktzugriffsspeicherzelle (nvSRAM-Zelle) gemäß einer Ausführungsform der vorliegenden Offenbarung ist;

2 ein schematisches Diagramm einer nvSRAM-Zelle gemäß einer anderen Ausführungsform der vorliegenden Offenbarung ist;

3 ein Flussdiagramm ist, das eine Ausführungsform eines Verfahrens für den SPEICHER-Vorgang gemäß der vorliegenden Offenbarung illustriert;

4 ein Zeitdiagramm zum Beschreiben eines SPEICHER-Vorgangs ist, der mit einer nvSRAM-Zelle gemäß einer Ausführungsform der vorliegenden Offenbarung verbunden ist;

5 ein Abschnitt eines nichtflüchtigen statischen Direktzugriffsspeichers ist, der eine Klemmschaltung und eine nvSRAM-Zelle gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst;

6 ein Abschnitt eines nichtflüchtigen statischen Direktzugriffsspeichers ist, der eine Klemmschaltung und eine nvSRAM-Zelle gemäß einer anderen Ausführungsform der vorliegenden Offenbarung umfasst;

7 ein Flussdiagramm ist, das eine Ausführungsform eines Verfahrens für einen ABRUF-Vorgang gemäß der vorliegenden Offenbarung illustriert; und

8 ein Blockdiagramm eines Halbleiterspeichers ist, der ein Verarbeitungselement und eine Anordnung von nvSRAM-Zellen gemäß einer Ausführungsform der vorliegenden Offenbarung umfasst.

DETAILLIERTE BESCHREIBUNG

Die vorliegende Offenbarung bezieht sich allgemein auf Halbleiterspeicher und insbesondere auf einen Speicher, der eine flüchtige Ladungsspeicherschaltung und eine nichtflüchtige Ladungsspeicherschaltung umfasst, die genau ein nichtflüchtiges Speicherelement (NVM-Element) umfasst oder enthält, und auf Verfahren zum Betreiben derselben, um nicht introvertierte Daten aus der nichtflüchtigen Ladungsspeicherschaltung für jeden ABRUF-Vorgang abzurufen.

In der folgenden Beschreibung werden, zum Zwecke der Erklärung, zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Es wird jedoch für einen Fachmann auf dem Gebiet evident sein, dass die vorliegende Erfindung ohne diese spezifischen Details ausgeübt werden kann. In anderen Fällen werden wohlbekannte Strukturen und Techniken nicht im Detail gezeigt oder werden in Blockdiagrammform gezeigt, um das Verständnis dieser Beschreibung nicht zu erschweren.

Bezugnahmen in der Beschreibung auf „eine einzelne Ausführungsform“ oder „eine Ausführungsform“ bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft, beschrieben in Verbindung mit der Ausführungsform, in mindestens einer Ausführungsform der Erfindung eingeschlossen ist. Der Ausdruck „in einer einzelnen Ausführungsform“ an verschiedenen Stellen in dieser Beschreibung bezieht sich nicht unbedingt auf die gleiche Ausführungsform. Der Begriff „zu koppeln“, wie in dieser Schrift verwendet, kann sowohl das direkte elektrische Verbinden von zwei oder mehreren Bauteile oder Elementen als auch das indirekte Verbinden über einen oder mehrere dazwischenliegende Bauteile umfassen.

Die Begriffe „über“, „unter“, „zwischen“ und „auf“, wie in dieser Schrift verwendet, beziehen sich auf eine relative Position einer Schicht mit Bezug auf andere Schichten. Als solches kann zum Beispiel eine aufgebrachte oder über oder unter einer anderen Schicht aufgebrachte Schicht mit der anderen Schicht direkt in Kontakt sein oder eine oder mehrere dazwischenliegende Schichten aufweisen. Außerdem kann eine aufgebrachte oder zwischen Schichten aufgebrachte Schicht mit den Schichten direkt in Kontakt sein oder eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist eine erste Schicht „auf“ einer zweiten Schicht mit dieser zweiten Schicht in Kontakt. Darüber hinaus wird die relative Position einer Schicht mit Bezug auf andere Schichten unter der Annahme bereitgestellt, dass Vorgänge Filme relativ zu einem Ausgangssubstrat ohne Berücksichtigung der absoluten Ausrichtung des Substrats aufbringen, modifizieren und entfernen.

Eine erste Ausführungsform einer nichtflüchtigen Direktzugriffsspeicherzelle (nvSRAM-Zelle) 100, die eine flüchtige Ladungsspeicherschaltung 102 und eine nichtflüchtige Ladungsspeicherschaltung 104 umfasst, die genau ein nichtflüchtiges Speicherelement (NVM-Element) 106 umfasst oder enthält, wird nun mit Bezug auf 1 beschrieben.

1 illustriert eine einzelne nvSRAM-Zelle 100, es ist aber zu bemerken, dass ein nvSRAM-Speicher typischerweise eine Anordnung einer Vielzahl von nvSRAM-Zellen umfasst, die mit anderen peripheren Schaltungen, die unten ausführlicher beschrieben werden, auf einem Halbleiterchip integriert sind, um den nvSRAM-Speicher zu bilden. Darüber hinaus umfasst eine nvSRAM-Zelle 100 typischerweise eine Anzahl an Transistoren, Kondensatoren und Widerständen, die nicht alle gezeigt werden, da sie für eine Erklärung oder ein Verständnis der nvSRAM-Zelle der vorliegenden Offenbarung und ihres Betriebs nicht notwendig sind.

Mit NVM-Element 106 ist genau ein Silizium-Oxid-Nitrid-Oxid-Silizium-Transistor (SONOS-Transistor), genau ein Floating-Gate-MOS-Feldeffekt-Transistor (FGMOS-Transistor) oder genau eine ferroelektrische Direktzugriffsspeichervorrichtung (FeRAM-Vorrichtung) gemeint. Das NVM-Element 106 kann durch ein Steuersignal VSE programmiert oder gelöscht werden, das mit einem Gate-Knoten des NVM-Elements gekoppelt ist.

Allgemein umfasst ein SONOS-Transistor einen über einem Substrat ausgebildeten Gate-Stapel. Der SONOS-Transistor umfasst ferner in einer Vertiefung im Substrat an beiden Seiten des Gate-Stapels ausgebildete Source-/Drain-Regionen, die eine Kanalregion unterhalb des Gate-Stapels definieren. Der Gate-Stapel umfasst eine Oxid-Tunnel-Dielektrikumschicht, eine oder mehrere Nitrid- oder Oxynitrid-Ladungseinfangschichten, eine obere blockierende Oxidschicht und eine Polysiliziumschicht (Poly-Schicht) oder Metallschicht, welche als Steuer-Gate dient. Wenn eine negative Vorspannung am Gate relativ zum Substrat oder zur Vertiefung angelegt wird, wird in der Kanalregion akkumulierte Ladung injiziert oder tunnelt durch die Tunnel-Dielektrikumschicht und wird in den Ladungseinfangschichten eingefangen, wodurch die Schwellenspannung (VT) negativ wird, um den SONOS-Transistor einzuschalten.

Allgemein ist ein FGMOS-Transistor in der Struktur dem oben beschriebenen SONOS-Transistor ähnlich, wobei er sich hauptsächlich darin unterscheidet, dass ein FGMOS-Transistor ein Polysiliziumschicht-Floating-Gate (Poly-Floating-Gate) umfasst, das mit einem Steuer-Gate des Transistors kapazitiv gekoppelt ist, anstatt einer Nitrid- oder Oxynitrid-Ladungseinfangschichten. Ähnlich dem oben beschriebenen SONOS-Transistor kann der FGMOS-Transistor durch Anlegen einer entsprechenden negativen Vorspannung zwischen dem Steuer-Gate und einem Well-Anschluss, um eine Ladung (Löcher) auf das Floating-Gate zu injizieren, wodurch die Schwellenspannung VT gesenkt wird, die notwendig ist, um den FGMOS-Transistor einzuschalten, gelöscht werden.

FeRAM ist eine nichtflüchtige Direktspeichertechnologie, die eine ferroelektrische Schicht verwendet, um Nichtflüchtigkeit zu erreichen. FeRAM wird ähnlich dem Flashspeicher betrieben. Schreiben von Daten wird durch Anlegen eines Feldes an die ferroelektrische Schicht durch Laden der Daten an beiden Seiten von dieser vorgenommen, wodurch Atome im Inneren in die „Auf“- oder „Ab“-Richtung gezwungen werden, wodurch eine „1“ oder „0“ gespeichert wird.

Unter Bezugnahme auf 1 umfasst die nichtflüchtige Ladungsspeicherschaltung 104 allgemein zusätzlich zum NVM-Element 106 einen ersten Transistor oder normalen Programmtransistor 108, über den ein Daten-wahr-Knoten (data true node, dt) in der flüchtigen Ladungsspeicherschaltung 102 mit einem ersten Knoten oder Anschluss des NVM-Elements 106, hier als Daten-wahr-Knoten (dt1) gezeigt, in der nichtflüchtigen Ladungsspeicherschaltung 104 gekoppelt ist. Der normale Programmtransistor 108 kann ein beliebiger geeigneter Transistor sein, einschließlich eines bipolaren Feldeffekttransistors (FET) oder Metalloxid-Halbleiters (MOSFET), und ist in der gezeigten Ausführungsform ein N-Typ-FET, der durch ein Steuersignal (VNP) gesteuert wird, das an einen Gate-Knoten oder Anschluss des normalen Programmtransistors angelegt wird, um den Daten-wahr-Knoten (dt) in der flüchtigen Ladungsspeicherschaltung 102 mit dem ersten Knoten des NVM-Elements 106, Daten-wahr-Knoten (dt1), zu koppeln, um das NVM-Element während eines SPEICHER-Vorgangs normal zu programmieren.

Die nichtflüchtige Ladungsspeicherschaltung 102 umfasst ferner einen zweiten Transistor oder Abruftransistor 110, über den ein Daten-Komplement-Knoten (data complement, dc) in der flüchtigen Ladungsspeicherschaltung 102 mit einem zweiten Knoten oder Anschluss des NVM-Elements 106, hier als Daten-Komplement-Knoten (dc1) gezeigt, in der nichtflüchtigen Ladungsspeicherschaltung 104 gekoppelt ist. Wie beim normalen Programmtransistor 108 kann der Abruftransistor 110 ein beliebiger geeigneter Transistor sein und ist in der gezeigten Ausführungsform ein NFET, der durch ein Steuersignal (VRCL) gesteuert wird, das an einen Gate-Knoten oder Anschluss des Abruftransistors angelegt werden kann, um den Daten-Komplement-Knoten (complement node, dc) in der flüchtigen Ladungsspeicherschaltung 102 mit dem zweiten Knoten des NVM-Elements 106, Daten-Komplement-Knoten (dc1), zu koppeln, um Daten aus dem NVM-Element zur flüchtigen Ladungsspeicherschaltung während eines ABRUF-Vorgangs abzurufen.

Die nichtflüchtige Ladungsspeicherschaltung 104 umfasst ferner einen dritten Transistor oder Bulkprogrammiertransistor 112, der zwischen dem ersten Knoten des NVM-Elements 106, Daten-wahr-Knoten (dt1) in der nichtflüchtigen Ladungsspeicherschaltung 104, und einer positiven Spannungsversorgungsleitung (VCCT) in der nichtflüchtigen Ladungsspeicherschaltung gekoppelt ist. Der Bulkprogrammiertransistor 112 kann ein beliebiger geeigneter Transistor sein und ist in der gezeigten Ausführungsform ein NFET, der durch ein Steuersignal (VBP) gesteuert wird, das an einen Gate-Knoten oder Anschluss des Bulkprogrammiertransistor angelegt wird, um den ersten Knoten des NVM-Elements 106, Daten-wahr-Knoten (dt1), mit VCCT während eines Bulkprogrammiervorgangs zu koppeln.

Unter Bezugnahme auf 1 umfasst die flüchtige Ladungsspeicherschaltung 102 allgemein einen kreuzgekoppelten statischen Direktzugriffsspeicher-Zwischenspeicher (SRAM-Zwischenspeicher), der zwei stabile Zustände aufweist und, solange Strom bereitgestellt wird, fähig ist, ein Bit von Daten aus einer äußeren Umgebung zu empfangen, das Bit von Daten zu halten und das Bit von Daten an die äußere Umgebung zurück zu übertragen. Falls Strom von der flüchtigen Ladungsspeicherschaltung 102 entfernt wird, werden die Daten verloren gehen. Die flüchtige Ladungsspeicherschaltung 102 verhindert Verlust des Bits von Daten durch Speichern des Bits von Daten in der nichtflüchtigen Ladungsspeicherschaltung 104 und Abrufen des Bits von Daten zur flüchtigen Ladungsspeicherschaltung 102, wenn Strom wieder hergestellt ist.

Die flüchtige Ladungsspeicherschaltung 102 umfasst allgemein einen Bitleitung-wahr-Transistor 114, einen Bitleitung-Komplement-Transistor 116, einen ersten kreuzgekoppelten, von Transistoren 118, 120 gebildeten Inverter und den zweiten kreuzgekoppelten, von Transistoren 122, 124 gebildeten Inverter. In einem Ruhezustand ist die Schaltung nicht in Betrieb, ist die Wortleitung (WL) nicht aktiviert, und so trennen die Transistoren 114, 116 die flüchtige Ladungsspeicherschaltung 102 von der Bitleitung wahr (bitline true, BT) und Bitleitung Komplement (bitline complement, BC).

2 ist ein schematisches Diagramm einer nvSRAM-Zelle 200 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung. Wie bei der oben beschriebenen nvSRAM-Zelle 100 umfasst die nvSRAM-Zelle 200 eine flüchtige Ladungsspeicherschaltung 202 und eine nichtflüchtige Ladungsspeicherschaltung 204, die ein NVM-Element 206 umfasst oder enthält.

Wie beim oben beschriebenen NVM-Element 106 kann das NVM-Element 206 unter Verwendung von genau SONOS-Transistor, genau einem FGMOS-Transistor oder genau einer FeRAM-Vorrichtung implementiert werden. Das NVM-Element 206 kann durch ein Steuersignal VSE programmiert oder gelöscht werden, das mit einem Gate-Knoten des NVM-Elements gekoppelt ist.

Unter Bezugnahme auf 1 umfasst die nichtflüchtige Ladungsspeicherschaltung 204 allgemein zusätzlich zum NVM-Element 206 einen ersten Transistor oder normalen Programmtransistor 208, über den ein Daten-wahr-Knoten (data true node, dt) in der flüchtigen Ladungsspeicherschaltung 202 mit einem ersten Knoten oder Anschluss des NVM-Elements, hier als Daten-wahr-Komplement (dc1) gezeigt, in der nichtflüchtigen Ladungsspeicherschaltung 204 gekoppelt ist. Der normale Programmtransistor 208 kann ein beliebiger geeigneter Transistor sein, einschließlich eines bipolaren FET oder MOSFET, und ist in der gezeigten Ausführungsform ein N-Typ-FET, der durch ein Steuersignal (VNP) gesteuert wird, das an einen Gate-Knoten oder Anschluss des normalen Programmtransistors angelegt wird, um den Daten-wahr-Knoten (dt) in der flüchtigen Ladungsspeicherschaltung 202 mit dem ersten Knoten des NVM-Elements 206, Daten-wahr-Knoten (dt1), zu koppeln, um das NVM-Element während eines SPEICHER-Vorgangs normal zu programmieren.

Die nichtflüchtige Ladungsspeicherschaltung 204 umfasst ferner einen zweiten Transistor oder Abruftransistor 210, über den ein Daten-Komplement-Knoten (data complement, dc) in der flüchtigen Ladungsspeicherschaltung 202 mit einem zweiten Knoten oder Anschluss des NVM-Elements 206, hier als Daten-Komplement-Knoten (dc1) gezeigt, in der nichtflüchtigen Ladungsspeicherschaltung 204 gekoppelt ist. Wie beim normalen Programmtransistor 208 kann der Abruftransistor 210 ein beliebiger geeigneter Transistor sein und ist in der gezeigten Ausführungsform ein NFET, der durch ein Steuersignal (VRCL) gesteuert wird, das an einen Gate-Knoten oder Anschluss des Abruftransistors angelegt werden kann, um den Daten-Komplement-Knoten (complement node, dc) in der flüchtigen Ladungsspeicherschaltung 202 mit dem zweiten Knoten des NVM-Elements 206, Daten-Komplement-Knoten (dc1), zu koppeln, um Daten aus dem NVM-Element zur flüchtigen Ladungsspeicherschaltung 202 während eines ABRUF-Vorgangs abzurufen.

Die nichtflüchtige Ladungsspeicherschaltung 204 umfasst ferner einen dritten Transistor oder Bulkprogrammiertransistor 212, der zwischen dem zweiten Knoten des NVM-Elements 206, Daten-wahr-Knoten (dt1) in der nichtflüchtigen Ladungsspeicherschaltung 204, und einer positiven Spannungsversorgungsleitung (VCCT) in der nichtflüchtigen Ladungsspeicherschaltung gekoppelt ist. Der Bulkprogrammiertransistor 212 kann ein beliebiger geeigneter Transistor sein und ist in der gezeigten Ausführungsform ein NFET, der durch ein Steuersignal (VBP) gesteuert wird, das an Gate-Knoten oder Anschluss des Bulkprogrammiertransistor angelegt wird, um den zweiten Knoten des NVM-Elements 206, Daten-wahr-Knoten (dt1), mit VCCT während eines Bulkprogrammiervorgangs zu koppeln.

Unter Bezugnahme auf 2 umfasst die flüchtige Ladungsspeicherschaltung 202 allgemein einen kreuzgekoppelten SRAM-Zwischenspeicher, der zwei stabile Zustände aufweist und, solange Strom bereitgestellt wird, fähig ist, ein Bit von Daten aus einer äußeren Umgebung zu empfangen, das Bit von Daten zu halten und das Bit von Daten an die äußere Umgebung zurück zu übertragen.

Die flüchtige Ladungsspeicherschaltung 202 umfasst allgemein einen Bitleitung-wahr-Transistor 214, einen Bitleitung-Komplement-Transistor 216, einen ersten kreuzgekoppelten, von Transistoren 218, 220 gebildeten Inverter und den zweiten kreuzgekoppelten, von Transistoren 222, 224 gebildeten Inverter. In einem Ruhezustand ist die Schaltung nicht in Betrieb, ist die Wortleitung (WL) nicht aktiviert, und so trennen die Transistoren 214, 216 die flüchtige Ladungsspeicherschaltung 202 von der Bitleitung wahr (bitline true, BT) und Bitleitung Komplement (bitline complement, BC).

Ein SPEICHER-Vorgang zum Transferieren oder Speichern von Daten aus der flüchtigen Ladungsspeicherschaltung auf einer nvSRAM-Zelle gemäß der Ausführungsform von 1 oder 2 zur nichtflüchtigen Ladungsspeicherschaltung wird nun mit Bezug auf 3 und 4 beschrieben. 3 ist ein Flussdiagramm, das eine Ausführungsform eines Verfahrens für den SPEICHER-Vorgang gemäß der vorliegenden Offenbarung illustriert. 4 ist ein Zeitdiagramm für einen SPEICHER-Vorgang, der mit einer nvSRAM-Zelle gemäß der Ausführungsform von 1 oder 2 verbunden ist.

Unter Bezugnahme auf 3 und 4 weist der SPEICHER-Vorgang drei Phasen auf, beginnend mit einer Bulkprogrammierung (BP) von jeder nvSRAM-Zelle 100/200 in der Anordnung (302). Dies kann vorgenommen werden, indem das Steuersignal VSE 402, das mit dem Gate-Knoten des NVM-Elements 106/206 gekoppelt ist, auf eine positive hohe Spannung eingestellt und der Bulkprogrammiertransistor 112/212 mit einem Steuersignal VBP 404 während einer ersten vorbestimmten Periode eingeschaltet wird. Der VCCT-Knoten wird während dieser Zeit auf Massepotential gehalten. Die am Gate-Knoten des NVM-Elements 106/206 angelegte positive hohe Spannung VPOS beträgt etwa 9,75 V, die für eine Dauer (tpos) von etwa 1 Millisekunden (ms) zum Bulkprogrammieren (BP) des NVM-Elements angelegt wird. Der Bulkprogrammiertransistor 112/212 wird durch Einstellen des Steuersignals VBP 404 auf VPWR eingeschaltet. Wie in 4 gezeigt, gibt es eine kurze Verzögerung 406 von 5 Mikrosekunden (µs), während das Steuersignal VSE 402, das mit dem Gate-Knoten des NVM-Elements gekoppelt ist, auf VHSPS vorgeladen wird, bevor es auf die volle positive hohe Spannung von etwa 9,75 V in der gezeigten Ausführungsform steigt.

Als Nächstes wird jede nvSRAM-Zelle 100/200 in der Anordnung bulkgelöscht, um das NVM-Element 106/206 auf einen gelöschten Zustand (304) einzustellen. Dies kann vorgenommen werden, indem das Steuersignal VSE 402, das mit dem Gate-Knoten des NVM-Elements 106/206 gekoppelt ist, auf eine negative hohe Spannung für eine vorbestimmte Periode eingestellt wird, während der Bulkprogrammiertransistor 112/212 durch fortgesetztes Anlegen eines Steuersignals VBP 404 von VPWR gehalten wird. Die negative Spannung von VNEG, die am Gate-Knoten des NVM-Elements 106/206 angelegt ist, beträgt in der gezeigten Ausführungsform etwa –10,5 V, die für eine Dauer (tneg) von etwa 3 ms angelegt wird, um das NVM-Element bulkzulöschen (EP).

Schließlich wird/werden die nvSRAM Zelle(n) 100/200 in der Anordnung in einer normalen Programmierphase programmiert, während der VSE auf eine Vielzahl von positiven hohen Spannungen eingestellt ist, um Daten aus dem Daten-wahr-Knoten (dt) in der flüchtigen Ladungsspeicherschaltung 102/202 zur nichtflüchtigen Ladungsspeicherschaltung 104/204 (306) zu SPEICHERN.

Unter Bezugnahme auf 4 beginnt die normale Programmierphase mit dem Einstellen der positiven Spannungsversorgungsleitung (VCCT 408) auf eine positive Spannung, während der Bulkprogrammiertransistor 112/212 durch Entfernen von VPWR vom Steuersignal VBP 404 ausgeschaltet wird und das Steuersignal VSE 402 auf eine Vielzahl von Programmierimpulsen 410 eingestellt wird. Das/die NVM-Element(e) 106/206 wird/werden durch Einstellen des Steuersignals VNP 412, das mit dem Gate-Knoten des normalen Programmiertransistors 108/208 gekoppelt ist, auf eine Vielzahl oder Vielzahl von positiven Spannungen programmiert. Die am Gate-Knoten des normalen Programmiertransistors 108/208 angelegte positive Spannung ist im Wesentlichen gleich der an der positiven Spannungsversorgungsleitung (VCCT 408) angelegten positiven Spannung. Die Vielzahl von Programmiermpulsen 410, die am Gate-Knoten des NVM-Elements 106/206 angelegt sind, können eine Spitzenspannung von etwa 9,75V aufweisen, die gleiche wie für VSE 402 in der Bulkprogrammierphase (BP-Phase). Die Vielzahl von Programmierimpulsen kann mindestens 2 individuelle Programmierimpulse umfassen, die jeweils eine Impulsbreite und Zeitperiode zwischen Impulsen von etwa 0,1 ms oder größer aufweisen. Es wird darauf hingewiesen, dass die Impulsbreite und Zeitdauer zwischen den Programmierimpulsen nicht gleich sein müssen. In der gezeigten Ausführungsform umfasst die Vielzahl von Programmierimpulsen drei im Wesentlichen gleiche Programmierimpulse 410, die jeweils eine im Wesentlichen gleiche Impulsbreite und Zeitdauer zwischen den Programmierimpulsen von etwa 0,2 ms für ein Tastverhältnis von 50 % aufweisen. Wiederum gibt es, wie in 4 gezeigt, für jeden 410 eine kurze Verzögerung 406, während das Steuersignal VSE 402, das mit dem Gate-Knoten des NVM-Elements gekoppelt ist, auf VHSPS vorgeladen wird, bevor es auf die volle positive hohe Spannung von etwa 9,75 V steigt. Allgemein ist die Dauer dieser kurzen Verzögerung 406 gleich wie für die Bulkprogrammierphase (BP-Phase).

Wenn im Daten-wahr-Knoten (dt) der flüchtigen Ladungsspeicherschaltung 102/202 gespeicherte Daten eine logische „0“ sind, wird normales Programmieren über den normalen Programmiertransistor 108/208 eingeschaltet und dem NVM-Element 106/206 programmiert erreicht.

Wenn im Daten-wahr-Knoten (dt) der flüchtigen Ladungsspeicherschaltung 102/202 gespeicherte Daten eine logische „1“ sind, der normale Programmiertransistor 108/208 AUS, und das NVM-Element 106/206 bleibt gelöscht oder programmiergesperrt mit einer kleinen Störung.

Durch Anlegen einer Vielzahl von Programmierimpulsen 410 an den Gate-Knoten des/der NVM-Elements/Elemente 106/206, anstatt einer einzelnen kontinuierlichen positiven hohen Spannung wie bei herkömmlichen speichern, wird die Auswirkung einer dynamischen Schreibsperre (Dynamic Write Inhibit, DWI) während eines DWI-Schreibrahmens 414 gemildert, wenn Daten im Daten-wahr-Knoten (dt) der flüchtigen Ladungsspeicherschaltung 102/202 als logische „1“ gespeichert werden.

Dynamische Schreibsperre (Dynamic Write Inhibit, DWI) ist ein Verfahren, um ein NVM-Element 100/200 für das Programmieren zu sperren. Wenn der Daten-wahr-Knoten (dt) eine logische „1“ oder VPWR ist, und der VNP-Knoten ebenfalls eine logische „1“ oder VPWR ist, während des abschließenden Programmierimpulses DWI-Zeitrahmens, ist der VNP-Transistor 108/208 AUS, da kein VGS über ihn vorliegt. Aus diesem Grund koppeln dt1- und dc1-Knoten mit VSE und sperren das NVM-Element 100/200 für das Programmieren. Die gekoppelten Knoten (dt1 und dc1) sehen nun eine höhere GIDL, da sowohl VBP als auch VRCL auf VGND liegen. Der GIDL-Effekt wird die DWI-Knoten (dt1 und dc1) schneller entladen, falls nur ein einzelner Impuls am VSE angelegt wird, und schließlich das NVM-Element 100/200 programmieren. Um dieses Problem zu mildern, wird während des abschließenden Programmierimpulses eine Vielzahl von Programmierimpulsen 410 mit kurzer Dauer von 0,2 ms am VSE während des abschließenden Programmierimpulses angelegt, sodass die Entladung an den DWI-Knoten (dt1 und dc1) geringer ist, und dies hilft, zu verhindern, dass das NVM-Element 100/200 programmiert wird.

Das am Gate-Knoten des Abruftransistors gekoppelte Steuersignal VRCL 416 bleibt während des ganzen SPEICHER-Vorgangs auf 0V, um die nichtflüchtige Ladungsspeicherschaltung 104/204 der nvSRAM-Zelle 100/200 vom Daten-Komplement-Knoten (dc) in der flüchtigen Ladungsspeicherschaltung 102/202 zu isolieren.

Ein ABRUF-Vorgang zum Transferieren oder Abrufen von Daten aus der nichtflüchtigen Ladungsspeicherschaltung auf einer nvSRAM-Zelle gemäß der Ausführungsform von 1 oder 2 zur flüchtigen Ladungsspeicherschaltung wird nun mit Bezug auf 5 bis 7 beschrieben.

5 ist ein Abschnitt eines nichtflüchtigen statischen Direktzugriffsspeichers (nvSRAM 500), der die nvSRAM-Zelle 100 von 1, eine Klemmschaltung 502 und einen negativen Spannungsversorgungstransistor (VSS-Transistor) 504 umfasst. Unter Bezugnahme auf 5 umfasst die Klemmschaltung 502 einen ersten P-Typ-Transistor 506, über den die positive Spannungsversorgungsleitung (VCCI) in der flüchtigen Ladungsspeicherschaltung 102 mit einer Versorgungsspannung (VPWR) gekoppelt ist, und einen N-Typ-Transistor 508, über den VCCI mit VSSI gekoppelt ist. Der VSS-Transistor 504 ist zwischen einer negativen Spannungsversorgungsleitung (VSSI) in der flüchtigen Ladungsspeicherschaltung 102 und Masse gekoppelt, um VSSI während eines ABRUF-Vorgangs massefrei zu verbinden, wodurch der Strom durch die flüchtige Ladungsspeicherschaltung 102/202 begrenzt wird. Der nvSRAM 500 umfasst ferner einen ersten VCC-Transistor 510, über den die positive Spannungsversorgungsleitung (VCCT) in der nichtflüchtigen Ladungsspeicherschaltung 104 mit VPWR gekoppelt werden kann, und einen zweiten VCC-Transistor 512, über den VCCT mit Masse gekoppelt werden kann.

6 ist ein Abschnitt eines nvSRAM 600 gemäß einer anderen Ausführungsform der vorliegenden Offenbarung, der die nvSRAM-Zelle 200 von 2, eine Klemmschaltung 602 und einen negativen Spannungsversorgungstransistor (VSS-Transistor) 604 umfasst. Unter Bezugnahme auf 6 umfasst die Klemmschaltung 602 einen ersten P-Typ-Transistor 606, über den VCCI in der flüchtigen Ladungsspeicherschaltung 202 mit einer Versorgungsspannung (VPWR) gekoppelt ist, und einen N-Typ-Transistor 608, über den VCCI mit VSSI gekoppelt ist. Der VSS-Transistor 604 ist zwischen einer negativen Spannungsversorgungsleitung (VSSI) in der flüchtigen Ladungsspeicherschaltung 202 und Masse gekoppelt, um VSSI während eines ABRUF-Vorgangs massefrei zu verbinden, wodurch der Strom durch die flüchtige Ladungsspeicherschaltung 102/202 begrenzt wird. Der nvSRAM 600 umfasst ferner einen ersten VCC-Transistor 610, über den die positive Spannungsversorgungsleitung (VCCT) in der nichtflüchtigen Ladungsspeicherschaltung 204 mit VPWR gekoppelt werden kann, und einen zweiten VCC-Transistor 612, über den VCCT mit Masse gekoppelt werden kann.

7 ist ein Flussdiagramm, das eine Ausführungsform eines Verfahrens für den SPEICHER-Vorgang gemäß der vorliegenden Offenbarung illustriert. Unter Bezugnahme auf 5 bis 7 weist der ABRUF-Vorgang drei Phasen auf, beginnend mit Nullen in der flüchtigen Ladungsspeicherschaltung 102/202 von einer oder mehreren nvSRAM-Zellen 100/200 in eine Anordnung (702). Unter der Annahme, dass beim Einschalten die im Daten-wahr-Knoten (dt) der flüchtigen Ladungsspeicherschaltung 102/202 gespeicherten Daten eine logische „1“ sind und der Daten-Komplement-Knoten (dc) eine logische „0“ ist, kann dies vorgenommen werden, indem ein Steuersignal VSSIGATE, das mit einem Gate-Knoten des VSS-Transistors 504/604 gekoppelt ist, auf eine NMOS-Schwelle über Masse eingestellt und der Strom durch die flüchtige Ladungsspeicherschaltung 102/202 begrenzt wird. Die Klemmschaltung 502/702 zwischen VCCI und VSSI ist eingeschaltet, wodurch der VSSI-Knoten auf VCCI gesetzt wird – NMOS-Schwelle von VCLAMP-Transistor, VCCT ist mit Masse gekoppelt und der normale Programmiertransistor 108/208 und der Bulkprogrammiertransistor 112/212 ist eingeschaltet, sodass die in der flüchtigen Ladungsspeicherschaltung 102/202 gespeicherten Daten flippen. Das heißt, die Spannung am Daten-Komplement-Knoten (dc) der flüchtigen Ladungsspeicherschaltung 102/202 geht auf VCCI oder eine logische „1“, während der Daten-wahr-Knoten (dt) auf VSSI geht.

Als Nächstes werden Daten aus der nichtflüchtigen Ladungsspeicherschaltung 104/204 der nvSRAM-Zelle in einer ABRUF-Phase (704) abgerufen. Dies kann vorgenommen werden, indem das Steuersignal VSE auf eine Spannung zwischen einer gelöschten Schwellenspannung (Vte) und einer programmierten Schwellenspannung (Vtp) des NVM-Elements 106/206 eingestellt wird, wie etwa 0 V. Der Abruftransistor 110/210 und Bulkprogrammiertransistor 112/212 der nichtflüchtigen Ladungsspeicherschaltung 104/204 sind eingeschaltet und der normale Programmiertransistor 108/208 ist ausgeschaltet. VCCT ist mit Massepotential gekoppelt oder wird auf diesem gehalten. Wenn das NVM-106/206 gelöscht wird, geht der Daten-Komplement-Knoten (dc) in der flüchtigen Ladungsspeicherschaltung 102/202 auf Masse (VGND) oder eine logische „0“, während der Daten-wahr-Knoten (dt) auf VCCI oder eine logische „1“ geht.

Schließlich wird die flüchtige Ladungsspeicherschaltung 102/202 der nvSRAM-Zelle 100/200 in einer Wiederaufladephase (706) wieder aufgeladen. Unter Bezugnahme auf 5 und 6 kann dies vorgenommen werden, indem die Klemmschaltung 502/702 ausgeschaltet wird, um VCCI und VSSI abzuklemmen, und das Steuersignal VSSIGATE, das mit dem Gate-Knoten des VSS-20. 504/604 gekoppelt ist, neu eingestellt wird, um den VSS-Transistor einzuschalten, wodurch VSSI an die nvSRAM-Zelle 100/200 angelegt wird. Die flüchtige Ladungsspeicherschaltung 102/202 speichert die nicht investierten Daten aus dem Daten-Komplement-Knoten (dc1) in in der nichtflüchtigen Ladungsspeicherschaltung 104/204 zwischen und der ABRUF-Vorgang ist abgeschlossen.

8 ist ein Blockdiagramm eines Halbleiterspeichers 800, der eine Anordnung 802 aus nvSRAM-Zellen 804 umfasst, die in einer Anzahl an Reihen 806, welche jeweils eine gemeinsame Wortleitung (WL) teilen, und eine Anzahl an Spalten 808, welche jeweils eine gemeinsame Bitleitung oder Bitleitung wahr (BT) und eine Bitleitung Komplement (BC) teilen, angeordnet sind. Unter Bezugnahme auf 8 umfasst der Halbleiterspeicher 800 ferner ein Verarbeitungselement 810, wie etwa einen Mikrocontroller, Mikroprozessor oder eine Zustandsmaschine, um Befehle oder Steuersignale an jede der nvSRAM-Zellen 804 auszugeben, um SPEICHER- und ABRUF-Vorgänge wie oben beschrieben auszuführen, und andere periphere Schaltungen zum Auslesen aus der oder Schreiben in die Speicheranordnung. Die peripheren Schaltungen umfassen einen Reihendecodierer 812, um eine Speicheradresse zu konvertieren und an den Wortleitungen der nvSRAM-Zellen 804 der Anordnung 802 anzuwenden. Wenn ein Datenwort aus dem Halbleiterspeicher 800 ausgelesen wird, werden die nvSRAM-Zellen 804, die mit einer ausgewählten Wortleitung (WL) gekoppelt sind, auf Bitleitung wahr (BT) und Bitleitung Komplement (BC) ausgelesen und ein Zustand dieser Leitungen wird durch einen Leseverstärker/-treiber 814 detektiert. Der Spaltendecodierer 816 gibt die Daten aus der Bitleitung wahr und Bitleitung Komplement auf den Leseverstärker/-treiber 814 aus. Wenn ein Datenwort im Halbleiterspeicher 800 gespeichert wird, empfängt der Spaltendecodierer 816 ein Eingabedatenwort und wendet dieses am Leseverstärker/-treiber 814 an, welcher die Bitleitung wahr (BT) und Bitleitung Komplement (BC) treibt, um die Daten in den nvSRAM-Zellen 804, die mit einer ausgewählten Wortleitung gekoppelt sind, auszulesen.

Somit wurden Ausführungsformen von Halbleiterspeichern, die eine nichtflüchtige Ladungsspeicherschaltung umfassen, die genau ein NVM-Element umfassen oder enthalten, und Verfahren zum Betreiben derselben beschrieben. Obwohl die vorliegende Offenbarung unter Bezugnahme auf spezifische beispielhafte Ausführungsformen beschrieben wurde, liegt es auf der Hand, dass verschiedene Modifikationen und Änderungen an diesen Ausführungsformen vorgenommen werden können, ohne vom umfassenderen Geist und Umfang der Offenbarung abzuweichen. Demgemäß sind die Patentschrift und Zeichnungen als illustrativ und nicht beschränkend aufzufassen.

Die Zusammenfassung der Offenbarung wird bereitgestellt, um 37 C.F.R. §1.72(b) zu erfüllen, wonach eine Zusammenfassung erforderlich ist, die dem Leser erlauben wird, die Art von einer oder mehreren Ausführungsformen der technischen Offenbarung schnell festzustellen. Sie wird mit dem Verständnis eingereicht, dass sie nicht verwendet werden wird, um den Umfang oder die Bedeutung der Ansprüche zu interpretieren oder zu begrenzen. Darüber hinaus geht aus der vorliegenden Beschreibung hervor, dass zum Zweck der vereinfachten Darstellung der Offenbarung verschiedene Merkmale in einer einzelnen Ausführungsform zusammengefasst wurden. Dieses Verfahren der Offenbarung ist nicht derart zu interpretieren, als ob es eine Absicht widerspiegelt, dass die beanspruchten Ausführungsformen mehr Merkmale erfordern, als in jedem Patentanspruch ausdrücklich zitiert. Vielmehr liegt, wie die folgenden Patentansprüche zeigen, der erfinderische Gegenstand in weniger als allen Merkmalen einer einzelnen vorhergehend offenbarten Ausführungsform. Daher sind die folgenden Ansprüche hiermit in die detaillierte Beschreibung eingebunden, wobei jeder Anspruch für sich allein als separates Ausführungsbeispiel steht.

Bezugnahmen in der Beschreibung auf „eine einzelne Ausführungsform“ oder „eine Ausführungsform“ bedeuten, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft, beschrieben in Verbindung mit der Ausführungsform, in mindestens einer Ausführungsform der Schaltung oder des Verfahrens eingeschlossen ist. Der Ausdruck „eine einzelne Ausführungsform“ an verschiedenen Stellen in dieser Beschreibung bezieht sich nicht unbedingt auf die gleiche Ausführungsform.