Title:
Verfahren zur Herstellung einer elektrisch korrekten integrierten Schaltung
Kind Code:
A1


Abstract:

Es wird ein Verfahren zur Herstellung einer integrierten Schaltung offenbart, das gemäß einer Ausführungsform das Bereitstellen eines logischen Entwurfs für das Halbleiterbauelement und das Vergleichen eines Elements in dem logischen Entwurf mit einer Bibliothek aus Elementmustern umfasst. Eine Bibliothek aus Elementmustern wird erstellt, indem Layoutmuster mit elektrischen Eigenschaften ermittelt werden, die von modellierten Eigenschaften abweichen; die Bibliothek enthält ferner ein quantitatives Maß der Abweichung von den modellierten Eigenschaften. In Reaktion auf das Vergleichen und unter Berücksichtigung des quantitativen Maßes wird bestimmt, ob das Element in dem logischen Entwurf akzeptabel ist. Es wird ein Maskensatz erzeugt, der den logischen Entwurf unter Anwendung des Elementes oder eines modifizierten Elementes, wenn das Element nicht akzeptabel ist, umgesetzt wird, und der Maskensatz wird verwendet, um den logischen Entwurf in und auf einem Halbleitersubstrat zu implementieren.




Inventors:
Topaloglu, Rasit (Calif, Santa Clara, US)
Application Number:
DE102012201719A
Publication Date:
08/09/2012
Filing Date:
02/06/2012
Assignee:
GLOBALFOUNDRIES Inc., Maples Corporate Services Limited (Grand Cayman, KY)
International Classes:



Attorney, Agent or Firm:
Grünecker, Kinkeldey, Stockmair & Schwanhäusser, 80802, München, DE
Claims:
1. Verfahren zur Herstellung einer integrierten Schaltung, wobei das Verfahren umfasst:
Bereitstellen eines logischen Entwurfs für die integrierte Schaltung, der mehrere Elemente enthält;
Erstellen einer Bibliothek aus Elementmustern, die abgeleitet werden, indem Layoutmuster mit elektrischen Eigenschaften ermittelt werden, die von modellierten Eigenschaften abweichen, wobei die Bibliothek ferner ein quantitatives Maß der Abweichung von modellierten Eigenschaften enthält;
Vergleichen von Elementen in dem logischen Entwurf mit einer Bibliothek aus Elementmustern;
in Reaktion auf den Vergleich und unter Berücksichtigung des quantitativen Maßes Bestimmen, ob die Elemente in dem logischen Entwurf akzeptabel sind;
Modifizieren von Elementen, die nicht akzeptabel sind;
Erzeugen eines Maskensatzes zur Implementierung des logischen Entwurfs unter Anwendung der Elemente oder modifizierten Elemente;
Verwenden des Maskensatzes zum Implementieren des logischen Entwurfs in und auf einem Halbleitersubstrat.

2. Verfahren nach Anspruch 1, wobei der Schritt des Erstellens umfasst: Messen von elektrischen Parametern in Halbleitertestbauelementen und vergleichen gemessener Parameter mit Ergebnissen, die durch Standardmodelle erzeugt sind.

3. Verfahren nach Anspruch 2, wobei der Schritt des Erstellens ferner umfasst:
Einstellen physikalischer Eigenschaften der Testbauelemente und Bestimmen der Wirkung auf die gemessenen Parameter; und
Bestimmen des quantitativen Maßes der Abweichung, das durch die eingestellten physikalischen Eigenschaften hervorgerufen wird, und Einsortieren von Ergebnissen in gemessene Parameter, die innerhalb eines spezifizierten Bereichs liegen.

4. Verfahren nach Anspruch 3, wobei der Schritt des Einstellens umfasst: Ändern eines Abstands zwischen Strukturelementen des Elements und Messen der Wirkung einer Verspannung auf die gemessenen Parameter, die durch die Änderung des Abstands hervorgerufen wird.

5. Verfahren nach Anspruch 3, wobei der Schritt des Bestimmens in Reaktion auf das Vergleichen umfasst: Bestimmen, ob gemessene Parameter, die innerhalb des spezifizierten Bereichs liegen, für den logischen Entwurf akzeptabel sind.

6. Verfahren nach Anspruch 2, wobei der Schritt des Messens elektrischer Parameter umfasst: Messen der Wirkung des Abstands von Strukturelementen auf die elektrischen Parameter.

7. Verfahren nach Anspruch 2, wobei der Schritt des Messens elektrischer Parameter umfasst: Messen der Wirkung, die die Lage des Bauteils auf einem Halbleitersubstrat auf die elektrischen Parameter ausübt.

8. Verfahren nach Anspruch 1, wobei der Schritt des Erstellens einer Bibliothek umfasst: detailliertes Modellieren und Simulieren der elektrischen Antwort, die mit einem Elementmuster verknüpft ist.

9. Verfahren nach Anspruch 1, wobei der Schritt des Erzeugens eines Maskensatzes umfasst: Modifizieren eines Elementes durch Modifizieren eines physikalischen Abstands, wenn das Element als ein Element erkannt wird, das ein quantitatives Maß an Abweichung hervorruft, das größer als ein Schwellwertbetrag ist.

10. Verfahren zu Herstellung einer integrierten Schaltung, wobei das Verfahren umfasst:
Ermitteln einer Bibliothek aus Layoutmuster, die elektrische Eigenschaften aufweisen, die sich von modellierten Eigenschaften unterscheiden;
Verändern physikalischer Parameter der Layoutmuster zur Bestimmung eines Bereiches akzeptabler Unterschiede im Vergleich zu den modellierten Eigenschaften;
Erstellen eines vorläufigen Entwurfs für die integrierte Schaltung, wobei der vorläufige Entwurf mehrere Entwurfslayoutmuster enthält;
Vergleichen der mehreren Entwurfslayoutmuster mit der Bibliothek aus Layoutmuster, und Bestimmen für jedes der mehreren Entwurfslayoutmuster, das ähnlich ist zu einem der Muster aus der Bibliothek aus Layoutmuster, ob der Bereich von Unterschieden für dieses Entwurfslayoutmuster ein akzeptabler Unterschied ist;
Modifizieren des Layoutmusters jedes Entwurfslayoutmusters, das einen nicht akzeptablen Bereich von Unterschieden aufweist;
Erstellen eines Maskensatzes für die integrierte Schaltung mit mehreren Entwurfslayoutmustern, die alle Entwurfslayoutmuster enthalten, die modifiziert sind; und
Verwenden des Maskensatzes zum Implementieren des logischen Entwurfs in und auf einem Halbleitersubstrat.

11. Verfahren nach Anspruch 10, wobei der Schritt des Ermittelns umfasst: Ermitteln von Layoutmustern, die durch Verspannung hervorgerufene Unterschiede an elektrischen Parametern zeigen.

12. Verfahren nach Anspruch 10, wobei der Schritt des Veränderns umfasst:
Ändern von physikalischen Grenzen eines Layoutmusters;
Messen elektrischer Eigenschaften des Layoutmusters mit geänderten physikalischen Grenzen; und
Zusammenfassen von Layoutmustern mit ähnlichen elektrischen Eigenschaften zu einer Gruppe.

13. Verfahren nach Anspruch 10, wobei der Schritt des Ermittelns umfasst: Messen elektrischer Eigenschaften an Teststrukturlayoutmustern.

14. Verfahren nach Anspruch 10, wobei der Schritt des Ermittelns umfasst: Modellieren elektrischer Eigenschaften von simulierten Layoutmustern.

15. Verfahren zur Herstellung einer integrierten Schaltung, wobei das Verfahren umfasst:
Bereitstellen eines logischen Entwurfs für die integrierte Schaltung;
Implementieren des logischen Entwurfs in einem vorläufigen Schaltungslayout unter Anwendung einer Anordnung mehrerer Standardentwurfselemente;
Vergleichen der mehreren Standardentwurfselemente und deren Anordnung mit einer Bibliothek aus Mehrschichtlayoutmustern, die als Muster ermittelt werden, die gemessene elektrische Parameter erzeugen, die sich von modellierten Parametern unterscheiden;
Vornehmen einer Änderung an einem ersten Standardentwurfselement oder dessen Anordnung, das mit einem Mehrschichtlayoutmuster der Bibliothek übereinstimmt, um den Unterschied zu modellierten Parametern zu verkleinern;
Anwenden der Änderung auf jedes der mehreren Standardentwurfselemente und deren Anordnungen, die ähnlich zu dem ersten Standardentwurfselement und dessen Anordnung sind;
Erzeugen eines Maskensatzes unter Anwendung der Anordnung der mehreren Standardentwurfselemente und deren Änderungen; und
Verwenden des Maskensatzes zur Implementierung des logischen Entwurfs in und auf einem Halbleitersubstrat.

16. Verfahren nach Anspruch 15, wobei der Schritt des Vornehmens einer Änderung umfasst: Ändern des Abstandes zwischen einem dotierten Gebiet und einem Isolationsgebiet.

17. Verfahren nach Anspruch 15, wobei der Schritt des Vornehmens einer Änderung umfasst: Vornehmen einer Änderung an mehr als einer Schicht des ersten Standardentwurfselements.

18. Verfahren nach Anspruch 15, das ferner umfasst: Anwenden eines Mustervergleichs auf das vorläufige Schaltungslayout zur Bestimmung von Lithographieproblemen.

19. Verfahren nach Anspruch 15, das ferner umfasst: Entwickeln der Bibliothek aus Mehrschichtlayoutmustern durch Ermitteln von Layoutmustern mit elektrischen Eigenschaften, die von modellierten Eigenschaften abweichen.

20. Verfahren nach Anspruch 19, wobei der Schritt des Entwickelns umfasst: Messen von Bauteilparametern an einer physikalischen Halbleiterteststruktur.

Description:
Technisches Gebiet

Die vorliegende Erfindung betrifft generell Verfahren zur Herstellung einer integrierten Schaltung und betrifft insbesondere Verfahren, die das Bestimmen von Empfindlichkeiten in der geometrischen Gestaltung bzw. im Layout umfassen, wenn eine elektrisch korrekte integrierte Schaltung hergestellt wird.

Hintergrund

Moderne integrierte Schaltungen (IC's) können mehrere Millionen Transistoren aufweisen, die in und auf einem Halbleitersubstrat hergestellt sind. Bei der Herstellung einer Lithographiemaske zur Herstellung eines derartigen komplexen Bauelements durchläuft ein geometrischer Schaltungsaufbau bzw. ein Schaltungslayout diverse Filter, Prüfungen und Modifizierungen, bevor davon eine Maske hergestellt wird. In idealer Weise führt der Prozess zu einer Maske, die hergestellt (lithographisch gedruckt) werden kann ohne Defekte und führt auch zu einer integrierten Schaltung, die elektrisch funktionsfähig ist.

Die geometrische Gestaltung bzw. das Layout kann Standardzellen und Standardbauteilgestaltungen aufweisen, und es können auch neue Zellen- und Bauteilgestaltungsformen enthalten sein, und diese müssen den strengen Entwurfsregeln genügen, die die minimale Strukturgröße, den minimalen Abstand zu Bauelementen und dergleichen umfassen. Ein entstehendes Layout durchläuft sehr wahrscheinlich mehrere Simulationen, wobei viele dieser Simulationen zeitaufwendig sind. Es sind gekürzte Versionen verfügbar, um die Simulationszeit zu verringern und damit die Kosten zu reduzieren, ohne dass die Genauigkeit des Entwurfs beeinträchtigt wird. Ein Verfahren zur Bereitstellung einer angenäherten aber schnellen Bewertung der Empfindlichkeit des Layouts im Hinblick auf Lithographieeffekte, die Variabilität und Ausbeute beeinflussen können, ist die Strukturmusteranpassung bzw. Strukturmusterübereinstimmung bzw. der Strukturmustervergleich. Der Strukturmustervergleich oder Mustervergleich wird verwendet, um Lithographieprobleme oder Strukturierungsprobleme zu erkennen. Strukturierungsprobleme sind solche Probleme, in denen ein Muster bzw. Strukturmuster auf einer Maske, beispielsweise ein spezielles Array aus Linien und Abständen, nicht in genauer Weise auf einer Halbleiterscheibe durch einen Lithographieprozess reproduziert werden kann. Beim Mustervergleich werden Einzelschichtmuster, von denen bekannt ist, dass sie Strukturierungsprobleme hervorrufen, aus unterschiedlichen Produktlayoutgestaltungsformen ermittelt. Diese Muster bilden eine Bibliothek und Entwurfsingenieure und Entwurfswerkzeuge meiden diese Muster, wenn künftige Entwurfsgestaltungsformen erzeugt werden. In der Praxis kann ein entstehender Layoutentwurf der Verarbeitung einer Mustervergleichssoftware unterzogen werden, um Muster in dem Layoutentwurf zu ermitteln, die ähnlich sind zu den Bibliotheksmustern. Muster, die ähnlich zu den Bibliotheksmustern sind, werden geändert oder ersetzt.

Obwohl der Mustervergleich bzw. die Mustererkennung erfolgreich implementiert werden kann, um die meisten Strukturierungsprobleme zu vermeiden, berücksichtigt der Mustervergleich oder die Mustererkennung nicht Layoutmuster mit mehreren Schichten, die elektrische Probleme in der fertig gestellten IC hervorrufen können. Es ist daher wünschenswert, Verfahren zur Herstellung einer integrierten Schaltung bereitzustellen, die auf elektrisch korrekte Layoutformen bzw. geometrische Gestaltungsformen abzielen. Des weiteren ist es wünschenswert, Verfahren zur Herstellung einer integrierten Schaltung bereitzustellen, die die Entwurfszeit minimieren und elektrische Fehlerbereiche vermeiden. Ferner ist es wünschenswert, Verfahren zur Herstellung einer integrierten Schaltung bereitzustellen, in denen die elektrische Variabilität verringert und das elektrische Leistungsverhalten verbessert ist. Weitere wünschenswerte Eigenschaften und Kennzeichen der vorliegenden Erfindung gehen aus der nachfolgenden detaillierten Beschreibung und den angefügten Patentansprüchen hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen und dem vorhergehenden technischen Gebiet und dem Hintergrund studiert werden.

Kurzer Überblick

Es wird ein Verfahren zur Herstellung einer integrierten Schaltung bereitgestellt, das gemäß einer Ausführungsform das Bereitstellen eines logischen Entwurfs für die integrierte Schaltung und das Vergleichen eines Elements in dem logischen Entwurf mit einer Bibliothek aus Elementmustern umfasst. Die Bibliothek aus Elementmustern wird erstellt, indem geometrische Gestaltungsformmuster bzw. Layoutmuster mit elektrischen Eigenschaften ermittelt werden, die von modellierten Eigenschaften abweichen; wobei die Bibliothek auch ein quantitatives Maß der Abweichung von den modellierten Eigenschaften enthält. In Reaktion auf das Vergleichen und unter Berücksichtigung des quantitativen Maßes wird bestimmt, ob das Element in dem logischen Entwurf akzeptabel ist. Es wird ein Maskensatz erzeugt, der den logischen Entwurf umsetzt, wobei das Element oder ein modelliertes Element verwendet werden, wenn das Element nicht akzeptabel ist, und der Maskensatz wird verwendet, um den logischen Entwurf in und auf einem Halbleitersubstrat zu implementieren.

Gemäß einer weiteren Ausführungsform wird ein Verfahren bereitgestellt, um eine integrierte Schaltung herzustellen, wobei das Verfahren das Erkennen bzw. das Ermitteln einer Bibliothek aus geometrischen Gestaltungsmustern bzw. Layoutmustern umfasst, die elektrische Eigenschaften zeigen, die sich von modellierten Eigenschaften unterscheiden. Die physikalischen Parameter der Layoutmuster werden gestört bzw. verändert, um einen Bereich von Unterschieden zu den modellierten Eigenschaften zu bestimmen. Ein vorläufiger Entwurf für die integrierte Schaltung wird erstellt, wobei der vorläufige Entwurf mehrere Entwurfslayoutmuster enthält. Die mehreren Entwurfslayoutmuster werden mit der Bibliothek aus Layoutmuster verglichen und für jedes der mehreren Entwurfslayoutmuster, das eine Ähnlichkeit mit einem aus der Bibliothek aus Layoutmustern aufweist, wird bestimmt, ob der Bereich der Unterschiede für dieses Entwurfslayoutmuster ein akzeptabler Unterschied ist. Das Entwurfslayoutmuster eines beliebigen Entwurfslayoutmusters, das einen nicht akzeptablen Bereich von Unterschieden aufweist, wird modifiziert, und es wird ein Maskensatz für die integrierte Schaltung erstellt, der mehrere Entwurfslayoutmuster enthält, die jegliche Entwurfslayoutmuster umfassen, die modifiziert wurden. Der Maskensatz wird verwendet, um den logischen Entwurf in und auf einem Halbleitersubstrat zu implementieren.

Gemäß einer noch weiteren Ausführungsform umfasst ein Verfahren zur Herstellung einer integrierten Schaltung das Bereitstellen eines logischen Entwurfs für die integrierte Schaltung und das Implementieren des logischen Entwurfs in ein vorläufiges Schaltungslayout unter Anwendung einer Anordnung aus mehreren Standardentwurfselementen. Die mehreren Standardentwurfselemente und deren Anordnung werden mit einer Bibliothek aus Mehrschicht-Layout-Mustern verglichen, die als solche erkannt wurden, die gemessene elektrische Parameter erzeugen, die sich von modellierten Parametern unterscheiden. Es wird eine Änderung an einem ersten Standardentwurfselement oder an einer Anordnung davon durchgeführt, das mit einem Mehrschicht-Layout-Muster der Bibliothek übereinstimmt, um den Unterschied bzw. die Differenz zu modellierten Parametern zu reduzieren. Die Änderung wird dann auf beliebige der mehreren Standardentwurfselemente und deren Anordnungen, die ähnlich zu dem ersten Standardentwurfselement oder dessen Anordnung sind, angewendet. Es wird ein Maskensatz erzeugt unter Anwendung der Anordnung der mehreren Standardentwurfselemente oder von jeglichen geänderten Formen davon und der Maskensatz wird verwendet, um den logischen Entwurf in und auf einem Halbleitersubstrat zu implementieren.

Beschreibung der Zeichnungen

Die vorliegende Erfindung wird nachfolgend in Verbindung mit den folgenden Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleiche Elemente bezeichnen, und wobei:

1 schematisch im Querschnitt einen Teil eines Halbleiterbauelements zeigt, wobei ein Modellierproblem dargestellt ist;

2 schematisch im Querschnitt einen Teil einer integrierten Schaltung zeigt, wobei ein Modellierproblem dargestellt ist;

3 ein Flussdiagramm vom Verfahren gemäß diversen Ausführungsformen zur Herstellung einer elektrisch korrekt funktionierenden integrierten Schaltung zeigt;

4 eine Draufsicht auf einen Teil einer integrierten Schaltung zeigt, wobei mögliche Störungen dargestellt sind, die in diversen Teststrukturen eingebaut sein können.

Detaillierte Beschreibung

Die folgende detaillierte Beschreibung ist lediglich anschaulicher Natur und soll die Erfindung oder die Anwendung und die Verwendungszwecke der Erfindung nicht beschränken. Ferner ist nicht beabsichtigt, dass eine Einschränkung im Hinblick auf eine explizit oder implizit ausgedrückte Theorie in dem vorhergehenden technischen Gebiet, dem Hintergrund, dem kurzen Überblick oder der folgenden detaillierten Beschreibung erfolgt.

Wie zuvor angemerkt ist, können moderne integrierte Schaltungen (IC's) Millionen an Transistoren aufweisen. Die Gestaltung derartig komplexer Bauelemente beruht auf standardmäßigen Modellier- oder Simulationstechniken, um den Schaltungsentwurf zu bewerten. Eine Bauteilsimulationssoftware, etwa SPICE (Simulationsprogramm mit Betonung auf integrierten Schaltungen) zum Modellieren einer Bauteilebene und Zeitablaufmodelle zum Simulieren standardmäßiger Zellen sind gut bekannt.

Wenn die Komplexität und die Größe integrierter Schaltungen anwachsen, ist es zunehmend erforderlich, die Größe der individuellen Bauelemente und der Strukturelemente, die diese Bauelemente bilden, zu verringern. Um das Bauteilleistungsverhalten in den Bauelementen mit geringerer Größe beizubehalten, müssen Schritte unternommen werden, um die Ladungsträgerbeweglichkeit zu erhöhen, die Schwellwertspannungen maßgenau festzulegen, und dergleichen. Beispielsweise kann SiGe unter den Kanal eines MOS-Transistors eingebaut werden, um eine Verspannung in dem Kanal hervorzurufen und damit die Ladungsträgerbeweglichkeit in dem Kanal zu erhöhen. Ferner kann die Ladungsträgerbeweglichkeit vergrößert werden, indem SiGe (eSiGe) in das Sourcegebiet und das Draingebiet eines p-Kanal-MOS-Transistors eingebettet wird. Die Ladungsträgerbeweglichkeit kann sowohl in p-Kanalbauelementen als auch in n-Kanalbauelementen erhöht werden, indem eine geeignet zusammengesetzte Verspannungsschicht über der Gateelektrode der Bauelemente vorgesehen wird. Schwellwertspannungen können speziell eingestellt werden, indem der geeignete Gateisolator (beispielsweise Dielektrika mit großem ε), das Gateelektrodenmaterial (dotiertes polykristallines Silizium oder eine Vielzahl unterschiedlicher Metalle) ausgewählt werden und indem Verunreinigungsionen bzw. Dotierionen in das Kanalgebiet des Bauelements implantiert werden.

Obwohl die standardmäßige Simulationssoftware und die Zeitablaufmodelle in der Lage sind, die Wirkung dieser Schritte für ein einzelnes Bauelement zu modellieren, sind sie dennoch nicht in der Lage, in genauer Weise alle Wechselwirkungen des Bauelements mit benachbarten Bauelementen und Strukturieren zu simulieren, und sie sind auch nicht in der Lage, in genauer Weise alle Wirkungen der Position eines Chipgebiets auf einer Scheibe mit den resultierenden Unterschieden bei der Verarbeitung, die mit dieser Position verknüpft sind, vorherzusagen.

1 zeigt schematisch in einer Querschnittsansicht einen Bereich eines Halbleiterbauelements 20, wobei ein derartiges Simulationsproblem dargestellt ist. Das Bauelement 20 enthält einen p-Kanal-MOS-Transistor 21 mit einem Sourcegebiet 22 und einem davon beabstandeten Draingebiet 24, die in einem Halbleitersubstrat 26 ausgebildet sind. Ein Kanalgebiet 28 liegt an der Oberfläche des Substrats zwischen dem Sourcegebiet und dem Draingebiet. Eine Gateelektrode 30 liegt über dem Kanalgebiet und ist von dem Kanalgebiet durch einen Gateisolator 32 getrennt. Ein elektrisches Isolationsgebiet 34, etwa eine flache Grabenisolation (STI), ist von dem Drain durch einen Abstand getrennt, der durch den Pfeil mit Doppelkopf 36 gezeigt ist. Das Isolationsgebiet 34 dient dazu, den MOS-Transistor 21 von benachbarten Bauelementen (nicht gezeigt) zu isolieren. Wenn im Sourcegebiet 22 und Draingebiet 24 eSiGe enthalten ist, erzeugen dieses eine kompressive Längsverspannung in dem Kanalgebiet 28 und verbessert die Beweglichkeit der Majoritätsladungsträger, d. h. der Löcher in dem Kanalgebiet. Es ist bekannt, dass der Abstand 36 und die Breite des Isolationsgebiets 34 die Größe der Verspannung beeinflussen, die in dem Kanalgebiet durch das eingebettete SiGe hervorgerufen wird; je kleiner der Abstand desto mehr wird der Betrag der Verspannung verringert. Die standardmäßige Simulationssoftware und die Zeitablaufmodelle sind nicht in der Lage, die Wirkung der Breite des Isolationsgebiets in genauer Weise zu simulieren, und wenn lediglich derartige Modelle zu Grunde gelegt werden, kann dies zu fehlerhaften Schaltungen oder zu integrierten Schaltungen führen, die nicht die Standardeigenschaften besitzen, da die Beweglichkeit und somit die Verstärkung des Transistors 21 kleiner ist, als dies von dem Modell vorhergesagt.

2 zeigt schematisch im Querschnitt einen Bereich einer IC 50, wobei ein weiteres Simulationsproblem dargestellt ist. Der dargestellte Bereich der IC 50 enthält einen p-Kanal-MOS-Transistor 52 und einen n-Kanal-MOS-Transistor 54, die jeweils in und auf einem Halbleitersubstrat 56 hergestellt sind. Die beiden Transistoren sind durch ein Isolationsgebiet 58, etwa durch ein flaches Grabenisolationsgebiet (STI), voneinander elektrisch getrennt. Gemäß einer Ausführungsform enthält der p-Kanaltransistor 52 eingebettete Silizium-Germanium-(eSiGe)Gebiete 60, d. h. jeweils eines auf der einer entsprechenden Seite eines Kanalgebiets 62. Ein p-dotiertes Sourcegebiet und ein p-dotiertes Draingebiet 64 sind in und durch die eSiGe-Gebiete hindurch gebildet. Eine Gatestruktur 66 mit einem Gateisolator und einer Gateelektrode liegt über dem Kanalgebiet. Seitenwandabstandshalter 68 sind an den Rändern der Gatestruktur ausgebildet. Der n-Kanaltransistor 54 enthält Source- und Draingebiete 70, d. h. jeweils ein Gebiet auf einer Seite eines Kanalgebiets 72. Eine Gatestruktur 74 liegt über dem Kanalgebiet 72. Es sind Seitenwandabstandshalter 76 an den Rändern der Gatestruktur ausgebildet. Gemäß dieser Ausführungsform wird eine Doppelverspannungslage bzw. Schicht (DSL) verwendet, um die Beweglichkeit von Majoritätsladungsträgern sowohl in dem Kanalgebiet 62 des p-Kanal-MOS-Transistors 52 als auch in dem Kanalgebiet 72 des n-Kanal-MOS-Transistors 54 zu erhöhen. Die Doppelverspannungsschicht umfasst eine kompressive Verspannungsschicht 78 über der Gatestruktur 66 des p-Kanal-MOS-Transistors und eine zugverspannte Schicht 80 über der Gatestruktur 74 des n-Kanaltransistors. Die Verspannungsschichten können jeweils hergestellt werden, indem eine Siliziumnitridschicht aufgebracht wird, wobei die Verspannungseigenschaften jeder Schicht durch die Abscheidebedingungen festgelegt werden. Typischerweise ist die kompressive Verspannungsschicht 80 über der Zugverspannungsschicht 80 am Übergangsbereich zwischen den beiden Schichten angeordnet, so dass sichergestellt ist, dass es keinen Abstand zwischen den beiden Schichten gibt. Die standardmäßige Simulationssoftware und die Zeitablaufmodelle sind nicht in der Lage, in genauer Weise die Wirkung der DSL zu modellieren und insbesondere die Wechselwirkung der beiden benachbarten Verspannungsschichten in Verbindung mit eSiGe-Gebieten und einem dazwischen liegenden STI vorherzusagen. Wenn daher die Abschätzung lediglich auf den Standardmodellen und der Simulation beruht, kann dies zu einer fehlerhaften IC oder einer IC, die nicht dem Standard entspricht, führen, da die Beweglichkeit und somit die Verstärkung der Transistoren, die zum Einrichten der IC verwendet sind, sich unterscheiden können von den Größen, die die Modelle und die Simulation vorhersagen.

3 zeigt in Form eines Flussdiagramms diverse Ausführungsformen eines Verfahrens 100 zum Herstellen einer integrierten Schaltung (IC) mit einem elektrisch korrekten Layout bzw. einer geometrischen Gestaltungsform. Das Verfahren 100 beginnt mit dem Anfangsblock 105, wie dies gezeigt ist, und geht dann zum Block 110 weiter, indem ein logischer Entwurf bzw. ein Logikentwurf für die herzustellende IC bereitgestellt wird. Der logische Entwurf wird zu einem vorläufigen Schaltungslayout bzw. zu einer vorläufigen geometrischen Schaltungsanordnung verarbeitet, das bzw. die die Anordnung aus mehreren Entwurfslayoutmustern enthält, die Elemente enthalten, etwa Transistoren, Standardzellen, kleine Logikblöcke, Standardentwurfselemente, und dergleichen, wie dies im Block 115 gezeigt ist. Eine Musterübereinstimmung bzw. ein Mustervergleich kann auf den vorläufigen Schaltungsentwurf angewendet werden, um Strukturierungsprobleme bzw. Lithographieprobleme zu erkennen, und diese Probleme können in der normalen Weise behandelt werden. Das Verfahren geht weiter, wie im Block 120 gezeigt ist, indem ein Element des logischen Entwurfs und seiner Anordnung in Bezug auf andere Elemente mit einer Bibliothek aus Elementsmustern verglichen wird, um zu bestimmen, ob das Element des logischen Entwurfs mit einem Elementmuster der Bibliothek übereinstimmt.

Wie im Block 200 gezeigt ist, wird die Bibliothek aus Elementmuster erstellt, indem Layoutmuster ermittelt werden, die elektrische Eigenschaften besitzen, die sich von modellierten Eigenschaften unterscheiden. Die Layoutmuster können ermittelt werden, indem physikalische Teststrukturen hergestellt werden, Bauteil- und Schaltungsparameter an diesen Teststrukturen gemessen werden und die gemessenen Parameter verglichen werden, die durch Standardbauteil- und Zeitablaufmodelle vorhergesagt werden. Die physikalischen Teststrukturen können beispielsweise Halbleiterbauelemente sein, die unter Anwendung standardmäßiger Halbleiterverarbeitungstechniken hergestellt werden, und für die physikalische Eigenschaften oder Layoutabmessungen eingestellt oder verändert werden, wie dies nachfolgend detaillierter erläutert ist. Beispielsweise wird der Abstand zwischen benachbarten dotierten Gebieten variiert, der Abstand zwischen dotierten Gebieten und benachbarten STI-Gebieten wird variiert, die physikalischen Grenzen von Layoutmustern werden geändert, und dergleichen. Die Änderungen in den Gatestrukturen werden so ausgewählt, dass Änderungen nachgebildet werden, die in der herzustellenden IC angetroffen werden könnten, so dass die Messung der Auswirkung von verspannungsinduzierenden oder anderen durch Stimulanzen hervorzurufenden Änderungen an dem gemessenen Parameter erkannt werden können, die sich durch die Änderung des Abstands oder anderer Störungen ergeben. Die Strukturen sind so gestaltet, dass Effekte, die nicht modelliert sind, und andere Effekt erkannt werden, die nicht in genauer Weise modelliert werden können. Die Änderungen in der Teststruktur können Änderungen in mehreren Schichten bei der Bauteilverarbeitung umfassen. Beispielsweise können Änderungen in der Größe und/oder dem Ort von Isolationsgebieten, von dotierten Gebieten, von polykristallinen Siliziumgatestrukturen und Verbindungsstrukturen, von Metallverbindungsstrukturen, die Kontaktgröße und die Anzahl von Kontakten, und dergleichen geändert werden.

4 zeigt in Draufsicht einen Bereich einer Halbleiter-IC 50, die ähnlich zu der in 2 gezeigten IC ist, wobei einige aber nicht alle Änderungen oder Störungen dargestellt sind, die in diverse Teststrukturen eingebaut werden können. Die IC 50 enthält einen p-Kanal-MOS-Transistor 52 und einen n-Kanal-MOS-Transistor 54. Eine flache Grabenisolationsstruktur (STI) 58 (in fettgedruckten Linien gezeigt) dient dazu, die beiden Transistoren elektrisch zu isolieren. Ein eingebettetes Silizium-Germanium-(eSiGe) 60 ist in dem p-Kanal-MOS-Transistor 53 verwendet, um die Beweglichkeit von Löchern in dem Kanal unter der Gateelektrodenstruktur 66 zu erhöhen. Source- und Draingebiete 70 sind voneinander auf gegenüberliegenden Seiten der Gatelektrodenstruktur 74 des Transistors 54 angeordnet. Um eine Unübersichtlichkeit der Figur zu vermeiden, sind eine Reihe von Elementen in dieser Ansicht nicht dargestellt, etwa Seitenwandabstandshalter, das Sourcegebiet und das Draingebiet des Transistors 52, die Details von Source- und Drainerweiterungsgebieten und dergleichen. Die Ränder einer kompressiven Verspannungsschicht 78 sind durch die Linie 178 angegeben und die Ränder einer Zugverspannungsschicht 80 sind durch die Linie 180 dargestellt. Einige der Störungen bzw. Änderungen, die in Teststrukturen eingerichtet werden können und die herzustellen und zu messen sind, oder die extensiv simuliert und modelliert werden können, beinhalten Störungen bzw. Änderungen in den Grenzen des STI und in den Grenzen jeweils der Doppelverspannungsschichten. Beispielsweise kann jede der Grenzen des STI-Gebiets 58 entweder in der Plus-x-Richtung oder der Minus-x-Richtung verschoben werden, wie dies durch die Doppelpfeile 158 gezeigt ist, oder diese Grenzen können in der Plus- oder Minus-y-Richtung verschoben werden, wie dies durch den Doppelkopfpfeil 160 für den p-Kanal-MOS-Transistor 52 oder durch den Doppelkopfpfeil 162 für den n-Kanal-MOS-Transistors 54 gezeigt ist. Das Verschieben der Grenze des STI-Gebiets in der y-Richtung ändert ebenfalls die Kanalbreite W der Transistoren. In ähnlicher Weise können Änderungen bzw. Störungen das Verschieben der Grenzen der kompressiven Verspannungsschicht 78 und der Zugverspannungsschicht 80 in der Plus- oder Minus-x-Richtung beinhalten, wie dies durch den Doppelkopfpfeil 278 gezeigt ist. Die Überlappung zwischen der kompressiven Verspannungsschicht und der Zugverspannungsschicht ist generell festgelegt, so dass das Verschieben einer einzelnen Verspannungsschicht in der x-Richtung generell auch eine Verschiebung der anderen Verspannungsschicht in der gleichen Richtung beinhaltet. Die Störungen bzw. Änderungen können ferner das Verschieben der Grenze der kompressiven Verspannungsschicht in der Plus- oder Minus-y-Richtung beinhalten, wie dies durch den Doppelkopfpfeil 378 gezeigt ist, oder sie können das Verschieben der Grenzen der Zugverspannungsschicht 80 in der Plus- oder Minus-y-Richtung beinhalten, wie dies durch den Doppelkopfpfeil 380 dargestellt ist. Ferner können weitere mögliche Änderungen bzw. Störungen Änderungen in der Kanallänge L beinhalten, wie dies durch die Doppelkopfpfeile 382 für den p-Kanal-MOS-Transistor 52 und durch die Doppelkopfpfeile 384 für den n-Kanal-MOS-Transistor 54 gezeigt ist. Obwohl in 4 dies nicht gezeigt ist, können andere mögliche Störungen bzw. Änderungen, die in den diversen Teststrukturen eingebaut sein können, auch, ohne einschränkend zu sein, Änderungen in der Anzahl und/oder der Größe von Kontakten für das Sourcegebiet und das Draingebiet, eine Änderung des Abstands von dem aktiven Bereichen zu den Grenzen der Doppelverspannungsschicht, und dergleichen, enthalten. Ähnliche Teststrukturen können auch an unterschiedlichen Positionen auf der Halbleiterscheibe angeordnet werden, um die Auswirkungen von Prozessschwankungen beispielsweise die Unterschiede beim chemisch-mechanischen Einebnen (CMP) oder die Unterschiede von Abscheidebedingungen über die Scheibe hinweg zu messen. Die Bibliothek aus Elementmustern kann ebenfalls ermittelt werden, indem eine detailliertere Modellierung und Simulation der physikalischen Teststruktur durchgeführt wird und indem Ergebnisse derartiger Modellierungsvorgänge und Simulationsvorgänge mit Ergebnissen einer standardmäßigen Modellierung, etwa SPICE, verglichen werden. Obwohl eine derartige tiefgehende Modellierung für die Verwendung der Teststrukturen auf kleinem Maßstab verfügbar ist, ist die Anwendung auf die gesamte IC extrem zeitaufwendig und damit nicht praktikabel.

Es sei wieder auf 3 verwiesen; wie im Block 210 dargestellt ist, geht das Verfahren gemäß einer Ausführungsform weiter, indem ein quantitatives Maß der Abweichung des gemessenen Parameters in Bezug zu dem modellierten Parameter bestimmt wird. Wenn Messergebnisse, die an Testmustervariationen vorgenommen wurden, innerhalb eines vorbestimmten Bereichs liegen, werden diese ähnlichen Testmuster zu einer einzelnen Leistungsgruppe zusammengefasst oder auf eine einzelne Untergruppe abgebildet. Wenn beispielsweise die Änderung eines gewissen Abstands auf dem Testbauelement zu einer Änderung von 3% oder weniger führt, werden alle derartigen Testmuster als ähnlich erachtet. Eine derartige Änderung des Abstands erzeugt dann eine Änderung von weniger als 3% in Bezug auf die durch das Modell vorhergesagte Messung und kann somit so eingestuft werden, dass sie nicht signifikant ist. Die Zahl 3% wird hierin lediglich als Beispiel verwendet; in der Praxis kann ein beliebiger vorbestimmter Bereich verwendet werden. Es können mehrere Leistungsuntergruppen, die den unterschiedlichen Bereichen entsprechen, eingerichtet werden. Wie im Block 220 dargestellt ist, geht das Verfahren gemäß einer Ausführungsform weiter, indem ein Bereich an Unterschieden bzw. Differenzen zu den modellierten Eigenschaften bestimmt wird, wobei diese Unterschiede als akzeptabel erachtet werden, d. h., diese Unterschiede würden das Leistungsverhalten der herzustellenden IC nicht negativ beeinflussen. Unterschiede, die einen gewissen Schwellwertbetrag überschreiten, werden als nicht akzeptabel erachtet.

Das Verfahren gemäß einer Ausführungsform geht weiter, wie in Block 130 angegeben ist, indem in Reaktion auf den im Block 120 durchgeführten Vergleich bestimmt wird, ob das Element in dem logischen Entwurf akzeptabel ist. Der Vorgang des Bestimmens erfolgt im Hinblick auf das quantitative Maß, das im Block 210 bestimmt wurde, und im Hinblick auf die Bestimmung des akzeptablen Bereichs an Unterschieden im Block 220.

Das Verfahren führt zu dem Entscheidungsblock 135. Gemäß der Bestimmung, die im Block 130 durchgeführt wurde, wird, – wenn das Element und seine Anordnung in Bezug auf andere Elemente als nicht übereinstimmend mit einem Element der Bibliothek aus Elementmustern erkannt wird oder anderweitig als akzeptabel im Hinblick auf das quantitative Maß, das im Block 210 bestimmt wurde, erkabbt wird, – dieses Element zum Block 160 weitergeleitet, so dass es beim Erzeugen eines Maskensatzes verwendet wird, wie dies nachfolgend erläutert ist. Unter weiterer Bezugnahme auf diese Bestimmung, wie dies im Block 150 gezeigt ist, werden, – wenn das Element oder seine Anordnung zu anderen Elementen mit einem Element der Bibliothek aus Elementmuster übereinstimmt und es als nicht akzeptabel ermittelt wird, d. h., das Element oder seine Anordnung in Bezug auf andere Elemente führt nach der Erwartung zu einer Abweichung im Vergleich zu erwarteten modellierten Parametern um mehr als einen vorbestimmten Schwellwert, – Änderungen an diesem Element oder seiner Anordnung vorgenommen. Die Änderungen können beispielsweise enthalten: eine Änderung des Abstands zwischen einem dotierten Gebiet und einem Isolationsgebiet oder eine beliebige andere Änderung der zuvor erläuterten Änderungen bzw. Störungen, wobei auch Änderungen im Layout-Muster in einem Mehrschichtaufbau enthalten sein können. Das modifizierte Element wird dann im Block 120 einem Vergleich unterzogen. Wenn das modifizierte Element gemäß den Kriterien des Blocks 130 als akzeptabel erachtet wird, wird die gleiche Änderung auf beliebige Entwurfselemente und deren Anordnung angewendet, die ähnlich sind zu dem geprüften Entwurfselement und dessen Anordnung in Bezug auf andere Elemente.

Die Elemente und ihre Anordnung im Hinblick auf andere Elemente, die in dem logischen Entwurf als akzeptabel bestimmt wurden, und die modifizierten Elemente und die Anordnung in Bezug auf andere Elemente, die als akzeptabel bestimmt wurden, werden verwendet, um einen Maskensatz zu erzeugen, wie dies im Block 160 angegeben ist. Der Maskensatz setzt den logischen Entwurf in ein elektrisch korrektes Layout bzw. eine geometrische Anordnung um und enthält eine Vielzahl von Entwurfslayoutmustern und Entwurfslayoutmuster, die modifiziert worden sind.

Wie im Block 170 angegeben ist, wird das Verfahren abgeschlossen, indem der Maskensatz, der im Block 160 erzeugt wurde, zur Herstellung des Halbleiterbauelements verwendet wird, wodurch der logische Entwurf in und auf einem Halbleitersubstrat erzeugt wird.

Obwohl zumindest eine anschauliche Ausführungsform in der vorhergehenden detaillierten Beschreibung erläutert ist, sollte beachtet werden, dass eine große Anzahl an Änderungen besteht. Es sollte auch beachtet werden, dass die anschaulichen Ausführungsformen lediglich Beispiele sind und den Schutzbereich, die Anwendungsmöglichkeiten oder den Aufbau der Erfindung in keiner Weise beschränken. Vielmehr gibt die vorhergehende detaillierte Beschreibung dem Fachmann eine geeignete Anleitung in die Hand, um die anschaulichen Ausführungsformen umzusetzen. Es sollte beachtet werden, dass diverse Änderungen in Funktion und Anordnung von Elementen vorgenommen werden können, ohne von dem Schutzbereich der Erfindung abzuweichen, wie sie in den angefügten Patentansprüchen und deren rechtlichen Äquivalenten angegeben ist.