Title:
Datenschnittstelle mit einer Verzögerungsregelschleife für Hochgeschwindigkeits-Digital/Analog-Umsetzer und Analog/Digital -Umsetzer
Kind Code:
A1


Abstract:

Ein System umfasst eine erste Schaltung, die eine Datenübertragerschaltung enthält, die digitale Daten auf der Grundlage eines ersten Taktsignals überträgt. Ein Sync-Generator gibt ein SYNC-Signal auf der Grundlage des ersten Taktsignals aus. Eine Digital/Analog-Umsetzerschaltung enthält eine Datenempfängerschaltung, die die digitalen Daten auf der Grundlage eines zweiten Taktsignals verriegelt. Ein Digital/Analog-Umsetzerkern empfängt einen Ausgang der Datenempfängerschaltung. Eine Verzögerungsregelschleifen-Schaltung bestimmt eine Verzögerung auf der Grundlage des zweiten Taktsignals und des SYNC-Signals und gibt das erste Taktsignal auf der Grundlage des zweiten Taktsignals und der Verzögerung an die erste Schaltung aus.




Inventors:
Wu, Miaochen, Mass. (Acton, US)
Dellacroce, Brain L., Col. (Colorado Springs, US)
Application Number:
DE102011103241
Publication Date:
12/08/2011
Filing Date:
06/03/2011
Assignee:
Maxim Integrated Products, Inc. (Calif., Sunnyvale, US)
International Classes:



Attorney, Agent or Firm:
Manitz, Finsterwald & Partner GbR, 80336, München, DE
Claims:
1. System, das umfasst:
eine erste Schaltung, die umfasst:
eine Datenübertragerschaltung, die digitale Daten auf der Grundlage eines ersten Taktsignals berträgt; und
einen SYNC-Generator, der ein SYNC-Signal auf der Grundlage des ersten Taktsignals ausgibt; und
eine Digital/Analog-Umsetzerschaltung, die umfasst:
eine Datenempfängerschaltung, die die digitalen Daten auf der Grundlage eines zweiten Taktsignals verriegelt;
einen Digital/Analog-Umsetzerkern, der einen Ausgang der Datenempfängerschaltung empfängt; und
eine Verzögerungsregelschleifen-Schaltung, die eine Verzögerung auf der Grundlage des zweiten Taktsignals und des SYNC-Signals bestimmt und die das erste Taktsignal auf der Grundlage des zweiten Taktsignals und der Verzögerung an die erste Schaltung ausgibt.

2. System nach Anspruch 1, das ferner einen Taktteiler umfasst, der ein drittes Taktsignal empfängt und das zweite Taktsignal ausgibt.

3. System nach Anspruch 1, wobei die Verzögerungsregelschleifen-Schaltung einen Gleichphasen/Quadratur-Taktgenerator (I/Q-Taktgenerator) umfasst, der das zweite Taktsignal empfangt und I- und Q-Signale erzeugt.

4. System nach Anspruch 3, das ferner umfasst:
einen Phasendetektor, der das SYNC-Signal und das zweite Taktsignal empfängt und der Aufwärts- und Abwärts-Signale erzeugt; und
ein Schleifenfilter, das die Aufwärts- und Abwärts-Signale empfängt,
wobei das SYNC-Signal ein Pseudo-Zufallsbit umfasst;
einen Phaseninterpolator, der ein viertes Taktsignal auf der Grundlage der I- und Q-Signale und eines Ausgangs des Schleifenfilters erzeugt; und
einen Taktteiler, der das vierte Taktsignal empfängt und der das erste Taktsignal ausgibt.

5. System nach Anspruch 3, das ferner umfasst:
einen linearen Phasendetektor, der das SYNC-Signal und den zweiten Takt empfängt;
eine Ladungspumpe, die mit einem Ausgang des linearen Phasendetektors kommuniziert;
ein Filter, das einen Ausgang der Ladungspumpe empfängt,
wobei das SYNC-Signal ein periodisches Signal umfasst;
eine spannungsgesteuerte Verzögerungsleitung, die ein viertes Taktsignal auf der Grundlage des zweiten Takts und eines Ausgangs des Filters erzeugt; und
einen Taktteiler, der das vierte Taktsignal empfängt und das erste Taktsignal ausgibt.

6. System nach Anspruch 1, wobei:
die erste Schaltung als eine erste integrierte Schaltung implementiert ist;
die Empfängerschaltung als eine zweite integrierte Schaltung implementiert ist; und
eine gedruckte Platine (PCB), wobei die erste integrierte Schaltung und die zweite integrierte Schaltung auf der PCB in einer beabstandeten Beziehung montiert sind und durch Leiterbahnen verbunden sind.

7. System nach Anspruch 1, wobei die erste Schaltung eine anwendungsspezifische integrierte Schaltung (ASIC) oder ein im Feld programmierbares Gate-Array (FPGA) umfasst.

8. System nach Anspruch 1, wobei die Datenübertragerschaltung einen Serialisierer umfasst und die Datenempfängerschaltung einen Multiplexer umfasst.

9. System, das umfasst:
eine Übertragerschaltung, die umfasst:
eine Datenübertaragerschaltung, die digitale Daten auf der Grundlage eines ersten Taktsignals ausgibt; und
einen Sync-Generator, der ein SYNC-Signal auf der Grundlage des ersten Taktsignals ausgibt; und
eine Empfängerschaltung, die umfasst:
eine Datenempfängerschaltung, die die digitalen Daten auf der Grundlage eines zweiten Taktsignals verriegelt; und
eine Verzögerungsregelschleifen-Schaltung, die eine Verzögerung auf der Grundlage einer Phasendifferenz zwischen dem zweiten Taktsignal und dem SYNC-Signal bestimmt, und die das erste Taktsignal auf der Grundlage des zweiten Taktsignals und der Verzögerung an die erste Schaltung ausgibt.

10. System nach Anspruch 9, das ferner einen Taktteiler umfasst, der ein drittes Taktsignal empfängt und das zweite Taktsignal ausgibt.

11. System nach Anspruch 9, wobei die Verzögerungsregelschleifen-Schaltung einen Gleichphasen/Quadratur-Taktgenerator (I/Q-Taktgenerator) umfasst, der das zweite Taktsignal empfängt und I- und Q-Signale erzeugt.

12. System nach Anspruch 11, das ferner umfasst:
einen Phasendetektor, der das SYNC-Signal und das zweite Taktsignal empfängt und Aufwärts- und Abwärts-Signale erzeugt; und
ein Schleifenfilter, das die Aufwärts- und Abwärts-Signale empfängt,
wobei das SYNC-Signal ein Zufallsbit umfasst;
einen Phaseninterpolator, der ein viertes Taktsignal auf der Grundlage der I- und Q-Signale und eines Ausgangs des Schleifenfilters erzeugt; und
einen Taktteiler, der das vierte Taktsignal empfängt und das erste Taktsignal ausgibt.

13. System nach Anspruch 11, das ferner umfasst:
einen linearen Phasendetektor, der das SYNC-Signal und den zweiten Takt empfängt;
eine Ladungspumpe, die mit einem Ausgang des linearen Phasendetektors kommuniziert; und
ein Filter, das einen Ausgang der Ladungspumpe empfängt,
wobei das SYNC-Signal ein periodisches Signal umfasst;
eine spannungsgesteuerte Verzögerungsleitung, die ein viertes Taktsignal auf der Grundlage des zweiten Takts und eines Ausgangs des Filters erzeugt; und
einen Taktteiler, der das vierte Taktsignal empfängt und das erste Taktsignal ausgibt.

14. System nach Anspruch 9, wobei:
die erste Schaltung als eine erste integrierte Schaltung implementiert ist;
die Empfängerschaltung als eine zweite integrierte Schaltung implementiert ist; und
eine gedruckte Platine (PCB), wobei die erste integrierte Schaltung und die zweite integrierte Schaltung auf dem PCB in einer beabstandeten Beziehung montiert und durch Leiterbahnen verbunden sind.

15. System nach Anspruch 9, wobei die erste Schaltung eine anwendungsspezifische integrierte Schaltung (ASIC) oder ein im Feld programmierbares Gate-Array (FPGA) umfasst.

16. System nach Anspruch 9, das ferner umfasst:
einen Digital/Analog-Umsetzerkern (DAC-Kern),
wobei die Datenübertragerschaltung einen Serialisierer umfasst und die Datenempfängerschaltung einen Multiplexer umfasst, und
wobei der DAC-Kern einen Ausgang des Datenempfängers empfängt.

Description:
GEBIET

Die vorliegende Offenbarung betrifft Schnittstellen und insbesondere eine Datenschnittstelle mit einer Verzögerungsregelschleife [engl.: delay locked loop] für Digital/Analog-Umsetzer und Analog/Digital-Umsetzer.

HINTERGRUND

Die hier bereitgestellte Hintergrundbeschreibung dient der allgemeinen Darstellung des Kontexts der Offenbarung. Die Arbeit der gegenwärtig genannten Erfinder, sofern sie in diesem Hintergrundabschnitt beschrieben ist, sowie Aspekte der Beschreibung, die zum Zeitpunkt des Einreichens nicht anderweitig als Stand der Technik ausgewiesen sind, werden weder explizit noch implizit als Stand der Technik gegen die vorliegende Offenbarung anerkannt.

Ein Digital/Analog-Umsetzer (DAC) setzt digitale Daten in ein Analogsignal um. Bei einem Betrieb mit hohen Geschwindigkeiten müssen die vom DAC empfangenen digitalen Daten verschiedene Zeitanforderungen erfüllen. Nur als Beispiel muss das System Zeitvariationen im DAC berücksichtigen, die aufgrund von Variationen im Prozess, der Versorgungsspannung und der Temperatur (PVT-Variationen) auftreten. Das System muss auch Zeitvariationen berücksichtigen, die in einer Schaltung wie etwa einem im Feld programmierbaren Gate-Array (FPGA) oder einer anwendungsspezifischen integrierten Schaltung (ASIC) auftreten, die die digitalen Daten erzeugt. Das Einhalten der Zeitanforderungen stellt sicher, dass ein D-Flipflop-Takt (englisch: data latch clock) des DAC die digitalen Daten zuverlässig verriegeln und ein gewünschtes dynamisches Verhalten erreichen kann.

Wenn die Geschwindigkeit des DAC zunimmt, wird es schwieriger, eine Datenschnittstelle zwischen dem FPGA oder ASIC und dem DAC zu implementieren. Nur als Beispiel arbeitet eine DAC-Implementierung mit 4 Gigaabtastwerten pro Sekunde (GSPS). An einem Eingang des DAC kann ein 4-zu-1-Multiplexer verwendet werden, der eine digitale Datenrate auf 1 Gbps verringert. Bei dieser Anwendung gibt es ein Zeitfenster von nur 1 Nanosekunde (ns) für die Datenschnittstelle für jedes Bit der digitalen Daten in einem digitalen Datenbus mit 16 Bit.

In Verbindung mit 15 werden nachstehend mehrere herkömmliche Implementierungen der Datenschnittstelle beschrieben. Mit Bezug nun auf 1 und 2 enthält ein System 20 eine Schaltung 24, etwa ein FPGA, ASIC oder eine andere Schaltung, die digitale Daten erzeugt. Die Schaltung 24 kann eine Serialisiererschaltung bzw. Parallel-Serien-Umsetzerschaltung 30 enthalten, die digitale Daten über einen Puffer 34 an einen DAC 28 ausgibt. Der DAC 28 enthält einen Multiplexer 42, der die digitalen Daten und ein Taktdatensignal (CLK_data) empfängt. Der Multiplexer 42 kann ein 4:1-Multiplexer sein. Ein Ausgang des Multiplexers 42 wird an einem DAC-Kern 44 übertragen. Der DAC 28 enthält ferner eine Taktteilerschaltung 48, die ein DAC-Taktsignal (CLK_dac) empfängt. Die Taktteilerschaltung 48 kann das CLK_dac-Signal durch einen Teiler teilen. Ein Ausgang der Taktteilerschaltung 48 liefert das CLK_data-Signal an einen Eingang des Multiplexers 42 und an einen Puffer 52. Der Puffer 52 gibt ein Datentaktsignal (DATACLK) an einen Puffer 56 der Schaltung 24 aus. Der Puffer 56 überträgt das DATACLK-Signal an die Serialisiererschaltung 30.

Das DATACLK-Signal nach dem Puffer 52 ist nahezu identisch zum CLK_data-Signal im inneren des DAC 28. Das DATACLK-Signal wird in der Schaltung 24 als Synchronisationstakt verwendet. Das DATACLK-Signal stellt sicher, dass der DAC 28 und die Schaltung 24 frequenzsynchronisiert sind. Das Synchronisieren einer Phase zwischen den digitalen Daten und dem CLK_data-Signal des DAC 28 wird ein Problem, wenn die Umsetzgeschwindigkeit des DAC zunimmt, was dem CLK_data-Signal weniger Zeit gibt, um die ankommenden digitalen Daten zu verriegeln.

Der Jitter bzw. die Schwankung bei DATACLK und den digitalen Daten, die Einrichtezeit von Daten zu Takt [engl.: data to clock setup time] und die Haltezeit, der Bitversatz bzw. Skew von Datenleitung zu Datenleitung, Temperaturveränderungen, Variationen beim Halbleiterfertigungsprozess und/oder Stromversorgungsvariationen tendieren ebenfalls dazu, den zeitlichen Spielraum zu verringern und sie tendieren dazu, ein in 2 gezeigtes gültiges Datenfenster bei relativ hohen Datenraten kollabieren zu lassen.

Mit Bezug nun auf 3 ist ein weiterer Datenschnittstellenansatz gezeigt. Ein System 60 enthält eine Schaltung 62, etwa ein FPGA, ASIC oder eine andere Schaltung. Die Schaltung 62 kann eine Serialisiererschaltung 68 enthalten, die über einen Puffer 70 digitale Daten an einen DAC 64 ausgibt. Der DAC 64 enthält eine First In-First Out-Speicherschaltung (FIFO-Speicherschaltung) 72, welche die digitalen Daten empfängt, ein CLK_fifo-Signal an einem Clk_in-Eingang und ein CLK_data-Signal an einen Clk_out-Eingang. Ein Ausgang der FIFO-Speicherschaltung 72 wird an einen Multiplexer 74 ausgegeben. Ein Ausgang des Multiplexers 74 wird an einen DAC-Kern 76 übertragen.

Der DAC 64 enthält ferner eine Taktteilerschaltung 80, die ein DAC-Taktsignal (CLK_dac) empfängt. Ein Ausgang der Taktteilerschaltung 80 liefert das CLK_data-Signal an den Multiplexer 74 und die FIFO-Schaltung 72. Ein Puffer 82 kommuniziert mit der Taktteilerschaltung 80 und gibt ein Datentaktsignal (DATACLK) an einen Puffer 84 der Schaltung 62 aus. Der Puffer 84 überträgt das DATACLK-Signal an die Serialisiererschaltung 68 und an einen Puffer 88, der das CLK_fifo-Signal erzeugt und an die FIFO-Speicherschaltung 72 ausgibt.

Bei diesem Ansatz wird das vom DAC 64 erzeugte DATACLK-Signal an die Schaltung 62 zur Datentaktung und Synchronisation gesandt. Eine Version des DATACLK-Signals vom Puffer 88 (das CLK_fifo-Signal) wird zusammen mit den digitalen Daten zurück an den DAC 64 übertragen. Das CLK_fifo-Signal versiegelt die ankommenden digitalen Daten in der FIFO-Speicherschaltung 72. Die digitalen Daten in der FIFO-Speicherschaltung 72 werden durch das CLK_data-Signal hinausgetaktet.

Bei ausreichender Tiefe des FIFO tritt eine Synchronisation zwischen den zwei Taktbereichen (CLK_fifo und CLK_data) auf. Während dieser Ansatz vollständig digital implementiert werden kann und Entwurfssynthesewerkzeuge verwendet werden können, tendiert das System 60 zum Verbrauch von relativ großer Leistung und erzeugt ein digitales Rauschen und Spitzen im Frequenzspektrum, die das dynamische Verhalten des DAC verringern. Zudem benötigt diese Implementierung eine große Chipfläche, was die Kosten erhöht.

Mit Bezug nun auf 4 und 5 enthält ein System 100 eine Schaltung 102, etwa ein FPGA, ASIC oder eine andere Schaltung. Die Schaltung 102 kann eine erste Serialisiererschaltung 106 enthalten, die über einen Puffer 108 digitale Daten an einen DAC 104 ausgibt. Der DAC 104 enthält einen Multiplexer 112, der ein Taktdatensignal (CLK_data) und digitale Daten empfängt. Ein Ausgang des Multiplexers 112 wird an einen DAC-Kern 114 übertragen. Der DAC 104 enthält ferner eine Taktteilerschaltung 116, die ein. DAC-Taktsignal (CLK_dac) empfängt. Ein Ausgang der Taktteilerschaltung 116 liefert das CLK_data-Signal an den Multiplexer 112 und an einen Puffer 118.

Der Puffer 118 gibt (über eine Leitung mit einer Länge L) ein Datentaktsignal (DATACLK) an einen Puffer 120 der Schaltung 102 aus. Der Puffer 120 überträgt das DATACLK-Signal an einen ersten Eingang einer digitalen Taktmanagementschaltung (DCM-Schaltung) 122. Ein Ausgang der DCM-Schaltung 122 wird an erste und zweite Takteingänge einer zweiten Serialisiererschaltung 124 ausgegeben. Ein Ausgang der zweiten Serialisiererschaltung 124 wird in eine Verzögerungsschaltung 126 eingegeben, welche ein DCLK-Signal an einen Puffer 130 ausgibt. Ein zweiter Puffer 132 empfangt einen Ausgang des Puffers 130. Der zweite Puffer 132 gibt das DCLK-Signal an einen Taktrückkopplungseingang der DCM-Schaltung 122 aus.

Bei Verwendung wird das vom DAC 104 erzeugte DATACLK-Signal als Synchranisationstakt an die Schaltung 102 übertragen, um die digitalen Daten hinauszutakten. Das DATACLK-Signal wird auch als ein Referenztaktsignal für die mit der Schaltung 102 verbundene DCM-Schaltung 122 verwendet. Eine Leitung 150, die DCLK zwischen den Puffer 130 und 132 leitet, weist eine Länge (M + L) auf. Diese Länge stimmt mit einer Summe einer Länge M einer Leitung, welche die digitalen Daten vom Puffer 108 an den Multiplexer 112 leitet, und der Länge L der Leitung, die das DATACLK-Signal vom Puffer 118 an den Puffer 120 leitet, überein. Die Leitung 150 kann beispielsweise eine Leiterbahn auf einer gedruckten Platine (PCB) sein.

Wie in 5 ersichtlich ist, gibt es eine festgelegte Phasenbeziehung zwischen dem CLK_data-Signal und dem DATACLK-Signal, die PVT-induzierten Verzögerungsveränderungen des Ausgangspuffers unterworfen ist. Die Länge (L + M) der Leitung 150 kann so hergestellt sein, dass das DCLK-Signal für den benötigten Zeitverlauf zwischen dem DCLK-Signal und den digitalen Daten für einen gegebenen PVT-Fall optimal platziert ist. Da das DCLK-Signal durch eine Verzögerungsregelschleife im Innern der Schaltung 102 verriegelt wird, weist das DCLK-Signal bei abgeglichenen Leitungslängen die gleiche Phase wie das DATACLK-Signal auf.

Eine Phasenbeziehung zwischen dem CLK_data-Signal und den digitalen Daten ist für einen gegebenen PVT-Fall festgelegt und optimiert. Der optimale Zeitpunkt kann sich jedoch bei PVT-Veränderungen aufgrund des Ausgangspuffers 118 im Inneren des DAC 104 verändern, was den zeitlichen Spielraum in der Datenschnittstelle verringern kann.

Die DCM-Schaltung 122 im Inneren der Schaltung 102 weist allgemein einen relativ großen Jitter auf. Die Ausgangsleitungen der Schaltung 102 tendieren außerdem dazu, einen relativ großen Skew bzw. Bitversatz aufzuweisen. Als Folge tendiert dieser Ansatz dazu, aufgrund des Jitters und des Skew an einem verringerten zeitlichen Spielraum zu leiden. Außerdem kann dieser Ansatz eine manuelle Abstimmung der Länge M + L der Leitung 150 zur Beschaffung des korrekten Zeitverlaufs erfordern.

ZUSAMMENFASSUNG

Ein System umfasst eine erste Schaltung, die eine Datenübertragerschaltung enthält, die digitale Daten auf der Grundlage eines ersten Taktsignals überträgt. Ein Sync-Generator gibt ein SYNC-Signal auf der Grundlage des ersten Taktsignals aus. Eine Digital/Analog-Umsetzerschaltung enthält eine Datenempfängerschaltung, welche die digitalen Daten auf der Grundlage eines zweiten Taktsignals festhält bzw. verriegelt. Ein Digital/Analog-Umsetzerkern empfängt einen Ausgang der Datenempfängerschaltung. Eine Verzögerungsregelschleifen-Schaltung bestimmt eine Verzögerung auf der Grundlage des zweiten Taktsignals und des SYNC-Signals und gibt das erste Taktsignal auf der Grundlage des zweiten Taktsignals und der Verzögerung an die erste Schaltung aus.

Bei anderen Merkmalen empfängt ein Taktteiler ein drittes Taktsignal und gibt das zweite Taktsignal aus. Die Verzögerungsregelschleifen-Schaltung umfasst einen Gleichphasen/Quadratur-Taktgenerator (I/Q-Taktgenerator), der das zweite Taktsignal empfangt und I- und Q-Signale erzeugt. Ein Phasendetektor empfängt das SYNC-Signal und das zweite Taktsignal und erzeugt Aufwärts- und Abwärts-Signale. Ein Schleifenfilter empfängt die Aufwärts- und Abwärts-Signale. Das SYNC-Signal umfasst ein Pseudo-Zufallsbit. Ein Phaseninterpolator erzeugt ein viertes Taktsignal auf der Grundlage der I- und Q-Signale und eines Ausgangs des Schleifenfilters. Ein Taktteiler empfängt das vierte Taktsignal und gibt das erste Taktsignal aus.

Bei anderen Merkmalen empfängt ein linearer Phasendetektor das SYNC-Signal und den zweiten Takt. Eine Ladungspumpe kommuniziert mit einem Ausgang des linearen Phasendetektors. Ein Filter empfangt einen Ausgang der Ladungspumpe. Das SYNC-Signal umfasst ein periodisches Signal. Eine spannungsgesteuerte Verzögerungsleitung erzeugt ein viertes Taktsignal auf der Grundlage des zweiten Takts und eines Ausgangs des Filters. Ein Taktteiler empfängt das vierte Taktsignal und gibt das erste Taktsignal aus.

Bei anderen Merkmalen ist die erste Schaltung als eine erste integrierte Schaltung implementiert und die Empfängerschaltung ist als eine zweite integrierte Schaltung implementiert. Die erste integrierte Schaltung und die zweite integrierte Schaltung sind auf einer gedruckten Platine in einer beabstandeten Beziehung montiert und durch Leiterbahnen verbunden.

Bei anderen Merkmalen umfasst die erste Schaltung eine anwendungsspezifische integrierte Schaltung (ASIC) oder ein im Feld programmierbares Gate-Array (FPGA). Die Datenübertragerschaltung umfasst einen Serialisierer und die Datenempfängerschaltung umfasst einen Multiplexer.

Ein System enthält eine Übertragerschaltung. Die Übertragerschaltung enthält eine Datenübertragerschaltung, die digitale Daten auf der Grundlage eines ersten Taktsignals ausgibt. Ein Sync-Generator gibt ein SYNC-Signal auf der Grundlage des ersten Taktsignals aus. Eine Empfängerschaltung enthält eine Datenempfängerschaltung, welche die digitalen Daten auf der Grundlage eines zweiten Taktsignals festhält bzw. verriegelt. Der Empfänger enthält eine Verzögerungsregelschleifen-Schaltung, die eine Verzögerung auf der Grundlage eines Phasenunterschieds zwischen dem zweiten Taktsignal und dem SYNC-Signal bestimmt und die das erste Taktsignal auf der Grundlage des zweiten Taktsignals und der Verzögerung an die erste Schaltung ausgibt.

Ein Verfahren umfasst, dass digitale Daten von einer ersten Schaltung auf der Grundlage eines ersten Taktsignals ausgegeben werden; dass ein SYNC-Signal von der ersten Schaltung auf der Grundlage des ersten Taktsignals ausgegeben wird; dass die digitalen Daten bei einer zweiten Schaltung auf der Grundlage eines zweiten Taktsignals festgehalten bzw. verriegelt werden; dass eine Verzögerungsregelschleife verwendet wird, um eine Verzögerung bei der zweiten Schaltung auf der Grundlage eines Phasenunterschieds zwischen dem zweiten Taktsignal und dem SYNC-Signal zu bestimmen; und dass das erste Taktsignal von der zweiten Schaltung auf der Grundlage des zweiten Taktsignals und der Verzögerung an die erste Schaltung ausgegeben wird.

Weitere Anwendungsgebiete der vorliegenden Offenbarung ergeben sich aus der hier nachstehend bereitgestellten genauen Beschreibung. Es versteht sich, dass die genaue Beschreibung und spezielle Beispiele nur zur Veranschaulichung gedacht sind und den Umfang der Offenbarung nicht einschränken sollen.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Die vorliegende Offenbarung wird anhand der genauen Beschreibung und der beiliegenden Zeichnungen vollständiger verstanden werden, wobei:

1 ein Funktionsblockdiagramm einer beispielhaften Datenschnittstelle für einen Digital/Analog-Umsetzer nach dem Stand der Technik ist;

2 den Zeitverlauf von Taktsignalen für die Schaltung von 1 veranschaulicht;

3 ein Funktionsblockdiagramm einer weiteren beispielhaften Datenschnittstelle für einen Digital/Analog-Umsetzer nach dem Stand der Technik ist;

4 ein Funktionsblockdiagramm einer weiteren beispielhaften Datenschnittstelle für einen Digital/Analog-Umsetzer nach dem Stand der Technik ist;

5 den Zeitverlauf von Taktsignalen für die Schaltung von 3 veranschaulicht;

6A und 6B Funktionsblockdiagramme beispielhafter Datenschnittstellen für einen Digital/Analog-Umsetzer gemäß der vorliegenden Offenbarung sind;

7 den Zeitverlauf von Taktsignalen für die Schaltung von 6 veranschaulicht;

8A und 8B Funktionsblockdiagramme beispielhafter Verzögerungsregelschleifen-Schaltungen sind; und

9 ein Funktionsblockdiagramm einer Datenschnittstelle für einen Analog/Digital-Umsetzer gemäß der vorliegenden Offenbarung ist.

GENAUE BESCHREIBUNG

Die folgende Beschreibung ist rein beispielhaft und ist keinesfalls dazu gedacht, die Offenbarung, ihre Anwendung oder Verwendungsmöglichkeiten einzuschränken. Der Klarheit halber werden in den Zeichnungen gleiche Bezugszeichen verwendet, um ähnliche Elemente zu bezeichnen. Bei der Verwendung hierin soll der Ausdruck A, B und/oder C so aufgefasst werden, dass er ein logisches (A oder B oder C) unter Verwendung eines nicht exklusiven logischen Oder bedeutet. Es versteht sich, dass Schritte in einem Verfahren in einer anderen Reihenfolge ausgeführt werden können, ahne die Prinzipien der vorliegenden Offenbarung zu verändern.

Die vorliegende Offenbarung betrifft eine Datenschnittstelle zwischen einer Übertragerschaltung, die digitale Daten an eine Empfängerschaltung überträgt. Obwohl die vorliegende Offenbarung im Kontext von Digital/Analog-Umsetzern (DACs) und Analog/Digital-Umsetzern (ADCs) beschrieben wird, werden Fachleute feststellen, dass die vorliegende Offenbarung auf Datenschnittstellen für andere Typen von Datenübertragern und Empfängerschaltungen zutrifft. Auf einer sehr hohen Ebene erzeugt die Empfängerschaltung ein Taktsignal, das von der Übertragerschaltung verwendet wird, um Daten zu senden. Die Übertragerschaltung erzeugt ein SYNC-Signal, das von einer Verzögerungsregelschleifen-Schaltung verwendet wird, die mit der Empfängerschaltung verbunden ist, um das Taktsignal nachzustellen.

Bei einigen Implementierungen verwendet die Datenschnittstelle gemäß der vorliegenden Offenbarung die Verzögerungsregelschleifen-Schaltung (DLL-Schaltung), um ein CLK_data-Signal und ein digitales Datensignal zu synchronisieren. Die Datenschnittstelle verringert den Einfluss des Jitters des DATACLK-Signals und der digitalen Daten, von Temperaturänderungen, von Variationen im Halbleiterfertigungsprozess und von Stromversorgungsvariationen. Die Datenschnittstelle maximiert ein gültiges Datenfenster, entschärft Geschwindigkeitsanspruchsniveau-Anforderungen an das FPGA, ASIC oder eine andere Schaltung und das interne DCM (digitales Taktmanagement) und beseitigt den Bedarf für eine manuelle Abstimmung. Die DLL-Schaltung zwingt die ankommenden Daten, dem Referenztakt zu folgen, welcher das CLK_data-Signal ist.

Die Arbeitsweise der Datenschnittstelle mit der DLL-Schaltung wird teilweise erreicht, indem ein interner DAC-Datenverriegelungstakt als Referenztakt verwendet wird, indem ein zeitlich nachstellbarer Datentakt als der ankommende Datentakt an die Übertragerschaltung ausgegeben wird, indem eine Pseudo-Zufallsbitsequenz (ein SYNC-Signal) mit einem Zeitverlauf, der gleich den digitalen Daten des DAC ist, empfangen wird und indem das SYNC-Signal mit dem DLL-Referenztakt verriegelt wird, welcher der gleiche Takt wie der DAC-Datenverriegelungstakt ist.

Die Datenschnittstelle gemäß der vorliegenden Offenbarung tendiert aus mehreren Gründen auch dazu, Anforderungen an die Übertragerschaltung zu entschärfen. Der durch einen großen Bitversatz bzw. Skew der Übertragerschaltung verbrauchte zeitliche Spielraum wird durch die DLL-Schaltung des DAC aufgrund des Verhaltens mit niedrigem Jitter teilweise kompensiert. Die Datenschnittstelle gemäß der vorliegenden Offenbarung kann den zeitlichen Verlauf der digitalen Daten aus der Schaltung gegenüber dem DAC-Datenverriegelungstakt derart nachstellen, dass die digitalen Daten unabhängig von Variationen aufgrund von PVT zum gewünschten Zeitpunkt verriegelt werden können. Als Folge kann die Datenschnittstelle gemäß der vorliegenden Offenbarung in Hochgeschwindigkeit-DACs verwendet werden.

Mit Bezug nun auf 6A, 6B und 7 enthält ein System 200 eine Übertragerschaltung 204 und eine Empfängerschaltung 206. Die Übertragerschaltung 204 kann ein FPGA, ASIC oder eine andere Art von Schaltung umfassen. In 6A kann die Übertragerschaltung 204 eine Datenübertragerschaltung 212 enthalten, die digitale Daten über einen Puffer 214 ausgibt. Eine Datenempfängerschaltung 218 der Empfängerschaltung 206 empfängt die digitalen Daten. Nur als Beispiel kann die Datenübertragerschaltung 212 in 6B eine Serialisiererschaltung 213 umfassen, welche die digitalen Daten ausgibt, obwohl andere Schaltungen verwendet werden können. In 6B kann die Datenempfängerschaltung 218 einen Multiplexer 219 umfassen, obwohl andere Schaltungen verwendet werden können.

Wieder mit Bezug auf 6A empfängt die Datenempfängerschaltung 218 die digitalen Daten und ein Taktdatensignal (CLK_data). Die Übertrager- und Empfängerschaltungen 204 und 206 können auf einer (nicht gezeigten) gedruckten Platine (PCB) montiert sein, die Leiterbahnen enthält, die für eine Verbindung sorgen, und/oder zusammengepackt und unter Verwendung von Verbindungen (nicht gezeigt) miteinander verbunden sein. Ein Ausgang der Datenempfängerschaltung 218 wird an einen DAC-Kern 220 übertragen. Der DAC-Kern 220 enthält ferner eine Taktteilerschaltung 224, die ein DAC-Taktsignal (CLK_dac) empfängt. Ein Ausgang der Taktteilerschaltung 224 liefert das CLK_data-Signal an die Datenempfängerschaltung 218 und an eine Verzögerungsregelschleifen-Schaltung (DLL-Schaltung) 226.

Die DLL-Schaltung 226 gibt ein DATACLK-Signal an die Übertragerschaltung 204 aus und empfängt ein SYNC-Signal von der Übertragerschaltung 204. Das DATACLK-Signal wird an einen Puffer 230 übertragen. Der Puffer 230 gibt das DATACLK-Signal an einen Sync-Generator 238 und die Datenübertragerschaltung 212 aus. In 6B kann das DATACLK-Signal auch an eine DCM-Schaltung 234 ausgegeben werden. In 6A gibt ein Sync-Generator 238 ein digitales Pseudozufallsbit oder ein periodisches Signal an einen Puffer 240 aus. Der Puffer 240 gibt ein gepuffertes digitales Pseudozufallsdatenbit als das SYNC-Signal an die DLL-Schaltung 226 aus.

Im Einsatz wird der interne DAC-Datentakt, das CLK_data-Signal, auf verschiedene Weise verwendet. Gemäß der vorliegenden Offenbarung wird das CLK_data-Signal an die Übertragerschaltung 204 als das DATACLK-Signal übertragen. Die Beziehung zwischen dem internen DAC-Takt, dem CLK_data-Signal, und dem DATACLK-Signal wird durch die DLL-Schaltung 226 der Empfängerschaltung 206 gemanagt. Die DLL-Schaltung 226 überwacht das SYNC-Signal derart, dass eine Verzögerung im DATACLK-Signal kompensiert wird. Die Verzögerungskompensation des DATACLK-Signals richtet die ankommenden Daten (im SYNC-Signal) auf das CLK_data-Signal aus. Beispielhafte CLK_data-, DATACLK- und SYNC-Signale und ein gültiges Datenfenster sind in 7 gezeigt.

Die DLL-Schaltung 226 der Empfängerschaltung 206 verwendet das CLK_data-Signal als Referenztaktsignal und das SYNC-Signal als Rückkopplungssignal. Die DLL-Schaltung 226 gibt das DATACLK-Signal mit einer zeitlichen Verzögerung aus, die für eine korrekte Ausrichtung des CLK_data-Signals und die SYNC-Signalausrichtung benötigt wird.

Die Verzögerungen, welche die DLL-Schaltung 226 kompensieren muss, umfassen die Verzögerung, die durch die PCB-Leitung in die DATACLK-Signalleitungen eingebracht wird, die Verzögerung, die im Innern der Übertragerschaltung 204 eingebracht wird, und die Verzögerung, die in der SYNC-Signalleitung eingebracht wird. Alle diese externen Schaltungen (DATACLK-Signalleitungen, SYNC-Signalleitung und Verzögerung im Inneren der Übertragerschaltung 204) sind Teil der Verzögerungsregelschleife. Da die Verzögerungen von der Übertragerschaltung 204 Teil der Verzögerungsregelschleife sind, wird die DLL-Schaltung 226 PVT-Verzögerungsvariationen kompensieren. Die Verzögerungen außerhalb der Empfängerschaltung 206 sind typischerweise nicht gut definiert und hängen von speziellen Details der Übertragerschaltung 204 und von der PCB- oder Verpackungskonstruktion ab. Bei einigen Implementierungen kann die DLL-Schaltung 226 einen relativ großen Verfolgungsbereich aufweisen.

Mit Bezug nun auf 8A ist eine beispielhafte Implementierung der DLL-Schaltung 226 gezeigt. Die DLL-Schaltung 226 enthält einen Gleichphasen/Quadratur-Taktgenerator (I/Q-Taktgenerator) 308, der das CLK_data-Signal empfängt und I- und Q-Signale an einen Phaseninterpolator 310 ausgibt. Die DLL-Schaltung 226 enthält auch einen Phasendetektor 324, der das CLK_data-Signal und das SYNC-Signal empfängt. Der Phasendetektor 324 erzeugt Aufwärts- und Abwärts-Signale auf der Grundlage einer Beziehung zwischen dem CLK_data-Signal und dem SYNC-Signal. Bei einigen Implementierungen enthält der Phasendetektor 324 einen Alexander-Phasendetektor, obwohl andere Typen von Phasendetektoren verwendet werden können. Die Aufwärts- und Abwärts-Signale werden an ein Schleifenfilter 328 ausgegeben. Ein Ausgang des Schleifenfilters 328 wird an den Phaseninterpolator 310 übertragen. Ein Ausgang des Phaseninterpolators 310 wird an eine Teilerschaltung 312 ausgegeben, die das DATACLK-Signal erzeugt.

Wie festzustellen ist, können andere Typen von DLL-Schaltungen verwendet werden. Mit anderen Worten stellt die DLL-Schaltung sicher, dass der Synchronisationstakt (das DATACLK-Signal), das an die Übertragerschaltung 204 gesandt wird, verzögerungsjustiert ist, um die ankommenden digitalen Daten von der Übertragerschaltung 204 auf das Referenztaktsignal, das CLK_data-Signal der DLL-Schaltung 226, auszurichten.

Mit Bezug nun auf 8B können ein linearer Phasendetektor 360, eine Ladungspumpe 362, ein Analogfilter 364, eine spannungsgesteuerte Verzögerungsleitung 366 und ein Teiler 368 verwendet werden, wenn das Sync-Signal ein periodisches Signal ist, um die Phase nachzustellen.

Wieder mit Bezug auf 8A wird das CLK_data-Signal verwendet, um die digitalen Daten von der Übertragerschaltung 204 in der Datenempfängerschaltung 218 zu verriegeln. Das CLK_data-Signal wirkt auch als der Referenztakt für die DLL-Schaltung 226. Das CLK_data-Signal speist den Phasendetektor 324. Die DLL enthält den Phasendetektor 324, das Schleifenfilter 328, den Phaseninterpolator 310 mit dem I/Q-Taktgenerator 308, die Teilerschaltung 312, eine externe PCB-Leiterbahnführung 314 und die Übertragerschaltung 204. Die DLL wird geschlossen, indem das SYNC-Signal von der Übertragerschaltung 204 in einen anderen Eingang des Phasendetektors 324 zurückgespeist wird.

Die Teilerschaltung 312 kann die Option des Wählens einer niedrigeren Geschwindigkeit für die Übertragerschaltung 204 bereitstellen, was Kosten senken kann. Das SYNC-Signal kann innerhalb der Übertragerschaltung 204 auf die gleiche Weise wie alle anderen digitalen Datenbits erzeugt werden. Somit wird die Zeitbeziehung zwischen dem SYNC-Signal und dem CLK_data-Signal gleich der Zeitbeziehung zwischen den digitalen Daten und dem CLK_data-Signal sein. Wenn die DLL das SYNC-Signal auf das benötigte Zeitverhalten für das CLK_data-Signal ausrichten kann, werden die digitalen Daten auf die gleiche Weise wie das SYNC-Signal auf das CLK_data-Signal ausgerichtet sein.

Die DLL verwendet das CLK_data-Signal als den Referenztakt in einen Eingang des Phasendetektors 324. Der Phasendetektor 324 bestimmt die Phasendifferenz zwischen dem CLK_data-Signal und dem SYNC-Signal.

Ein Phasenfehler wird dann durch das Schleifenfilter 328 gefiltert. Auf der Grundlage des Phasenfehlers stellt der Phaseninterpolator 310 eine Verzögerung bereit, die benötigt wird, um die DATACLK-Phasenveränderung durchzuführen, sodass das SYNC-Signal (Eingang an den Phasendetektor 324) auf das CLK_data-Signal ausgerichtet ist.

Die DLL enthält den Phasendetektor 324, das Schleifenfilter 328 und die Phaseninterpolator 310, die in der Empfängerschaltung 206 angeordnet sind. Die DLL enthält auch die externe PCB-Leiterbahnführung und die Übertragerschaltung 204 als Teil der DLL. Da die externe PCB-Leiterbahnführung und die Schaltung Teil der DLL sind, wird die Verzögerungsvariation der Übertragerschaltung 204 von der DLL über PVT der Übertragerschaltung 204 kompensiert.

Das SYNC-Signal kann ein Pseudozufallsbit sein, um das digitale Rauschen über ein breites Spektrum zu spreizen, um die Einführung irgendwelcher schädlicher Signale mit fester Muster zu vermeiden. Das SYNC-Signal kann auch ein digitales Datenbit als die Rückkopplung an den Phasendetektor verwenden. Alternativ kann das SYNC-Signal ein periodisches Signal sein.

Die Datenschnittstelle gemäß der vorliegenden Offenbarung kann auch auf eine Datenschnittstelle zwischen einem Hochgeschwindigkeits-ADC und einem FPGA, ASIC oder einer anderen Schaltung angewandt werden. Mit Bezug nun auf 9 ist eine andere Implementierung einer Datenschnittstelle gezeigt. Eine Übertragerschaltung 400 enthält einen Analog/Digital-Umsetzer (ADC) 404 und eine Empfängerschaltung 410, etwa ein FPGA, ASIC oder eine andere Schaltung. Der ADC 404 enthält einen ADC-Kern 412, der ein digitales Datensignal über einen Datenausgangspuffer 414 an Eingangsregister 420 der Empfängerschaltung 410 ausgibt.

Die Empfängerschaltung 410 enthält einen Phasendetektor 430. Die Eingangsregister 420 und der Phasendetektor 430 empfangen ein DATACLK-Signal vom ADC 404.

Der Datenausgangspuffer 414 erzeugt auch digitale Zufallsdaten, die in den Phasendetektor 430 eingegeben werden. Der Phasendetektor 430 gibt ein Steuersignal über ein Schleifenfilter 434 der Schaltung 410 an einen Phaseninterpolator 438 des ADC 404 aus. Die Übertragerschaltung 404 enthält ferner einen Taktgenerator 440, der das CLK_data-Signal für den ADC-Kern 412 zusammen mit I/Q-Taktsignalen erzeugt, den Datenausgangspuffer 414 und den Phaseninterpolator 438. Der Phaseninterpolator 438 erzeugt das DATACLK-Signal und gibt es an den Phasendetektor 430 und die Eingangsregister 420 aus.

Eine DLL-Schaltung kann allgemein im Inneren der Empfängerschaltung 410 implementiert sein, wobei das DATACLK-Signal von der Übertragerschaltung 404 an die Empfängerschaltung 410 gesandt wird. Die DLL-Schaltung kann eine Phase des DATACLK nachstellen, um einen Verriegelungstakt im Inneren der Empfängerschaltung 410 zum Verriegeln der Daten in der Empfängerschaltung 410 bereitstellen. Ein SYNC-Signal, etwa ein periodisches Zufallsdatenbitsignal, kann als Referenz von der Übertragerschaltung 404 gesandt werden.

Im Allgemeinen werden für gewöhnlich DLLs mit geringem Jitter als Analogschaltungen implementiert. Der Phaseninterpolator 438 wird von der Übertragerschaltung 404 implementiert und der Phasendetektor 430 und das Schleifenfilter 434 werden von der Empfängerschaltung 410 implementiert. Die DLL-Schaltung verwendet das digitale Zufallsdatenbit (oder ein Datenbit) als Referenz und das DATACLK-Signal als Rückkopplungstakt für den Phasendetektor 430 und die Eingangsregister 420. Die DLL stellt das CLK_data-Signal durch den schleifengesteuerten Phaseninterpolator 438 automatisch derart nach, dass das DATACLK-Signal an die DLL-Schleife und die FPGA-Eingangsregister auf die digitalen Zufallsdaten des ADC ausgerichtet sind.

Die breiten Lehren der Offenbarung können in eine Vielfalt von Formen implementiert werden. Obwohl diese Offenbarung spezielle Beispiele enthält, soll daher der wirkliche Umfang der Offenbarung nicht darauf beschränkt sein, da sich dem Fachmann bei einem Studium der Zeichnungen, der Beschreibung und der folgenden Ansprüche andere Modifikationen offenbaren werden.